JPH0437211A

JPH0437211A - ディジタル演算回路

Info

Publication number: JPH0437211A
Application number: JP2143085A
Authority: JP
Inventors: Seiichiro Iwase; 岩瀬　清一郎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-05-31
Filing date: 1990-05-31
Publication date: 1992-02-07
Anticipated expiration: 2016-01-09
Also published as: JP3123060B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタルフィルタ等で必要な積和演算に
対して通用できる直列処理方式のディジタル演算回路に
関する。

〔発明の概要〕

この発明は、被乗数が順次与えられ、乗数を２次のブー
スのエンコーダに供給することで形成された制御信号が
供給される部分積生成回路と、部分積生成回路の出力が
各加算器に直列に供給される２ビットを単位とする複数
の加算器とを備え、複数の加算器から乗算出力を得るよ
うにしたディジタル演算回路であって、一つの乗算処理
に用するサイクル数が低減されたものである。

〔従来の技術〕

半導体微細加工技術は、近年着実に進歩を遂げており、
例えば並列乗算器においては、その上限の動作周波数（
演算繰り返し周波数）が年々上昇してきた９画像体号例
えば標準テレビジョン信号をディジタル処理する場合、
４ｆｓｃ（ＮＴＳＣ方式で、１４．３２ＭＨｚ）のサン
プリング周波数で動作するディジタル演算回路が容易に
入手できるようになってきている。従って、ディジタル
画像信号の処理で、演算回路が時分割多重で使用される
ことが多くなるものと推測される。しかしながら、時分
割多重動作の典型であるストアドブログラム方式で使用
可能なほど演算速度が速くないのが現状であり、また、
そのような高速な演算回路が近い将来に実現できること
は期待できない。

ストアドブログラム方式の場合では、１サンプリング周
期の１／１００程度の時間で一つの演算を行なえる必要
がある。つまり、リアルタイム処理のためには、次のサ
ンプルデータが来る前に処理を終えていなければならな
い、現状及び近い将来では、演算速度が１サンプル周期
で数サイクルから数十サイクル程度の演算ができる程度
である。

並列乗算器は、複数個の加算器を並べたものであり、そ
の加算器は、１ビット全加算器を並べたものである。単
位の回路が小さいほど、演算繰り返し周波数を高くする
ことができる。従って、小さな規模の回路を使用して時
分割処理を行い、大きな規模の回路と同様の機能を実現
することは、演算速度を速くする点で有効である。

−度の処理と時分割処理との何れが有利かを検討する時
に、データの語長が８ビット、１２ビット、１６ビット
或いは２０ビットの場合が一般に多いので、データの各
部・ントを直列処理するビ・ント直列処理がかかる検討
に適している。つまり、１０ビットの加算を行う例では
、１０ビ・ントの加算回路では、演算処理が１サイクル
で済むが、フルアダーが１０個必要であり、一方、ビッ
ト直列処理では、演算処理が１０サイクル必要であるが
、１個のフルアダーで構成できる。また、部分積が１０
個ある乗算を行う場合には、並列乗算器では、１サイク
ルで乗算結果を得ることができるが、１０ビットの加算
回路が１０個（１ビ・ントのフルアダーが１００個）必
要であり、一方、ビ・ント直列処理では、一つの１０ビ
ットの加算回路を使用する時で１０サイクル必要であり
、一つの１ピット加算回路を使用する時で１００サイク
ル必要である。

これらの複数の演算回路の構成の中で、データの周期を
演算器の動作時間で除算した比がサイクル数に等しい関
係にある回路構成が効率的である。

最近の演算回路は、テレビジョン信号のディジタル処理
を行う時に、１サンプリング周期で数十サイクルの演算
が可能なので、ビット直列処理或いはそれに準じた方式
の演算回路が回路規模を小さくする上で有利である。

しかし、一つの目的の演算単位を実現するために、用意
した回路単位を複数サイクル繰り返し動作させるビット
直列処理は、サイクル数に余裕が持たせることで、語長
の違いにフレキシブルに対応することができる反面、冗
長なサイクルが生しやすい問題がある６例えば乗算或い
は加算を行う都度、入力或いは出力の語長が変わる。シ
ステムを構成する時に、その各部がビット直列処理をし
ている時には、最も長い語長の処理の所で必要なサイク
ル数がデータの速度の上限を規定し、他の所には、多く
の冗長サイクルが存在する結果となる。或いは上述のよ
うに規定されるデータの速度の限界が処理したいデータ
の速度より遅い問題が生じるおそれがある。この場合の
適当な解決方法が望まれる。

従来のディジタル乗算器の説明の前に、従来のビット直
列処理の加算回路の一例について第８図を参照して説明
する。８ピントの人力データＡ及びＢから９ビットの出
力データＹ　（＝Ａ＋Ｂ）が得られる。データは、例え
ば２を補数とする符号である。入力データＡ及びＢがシ
フトレジスタ５１及び５２に夫々ロードされる。ロード
信号は、端子５３及び５４に夫々供給される。シフトレ
ジスタ５１及び５２の夫々の最上位ビットのフリップフ
ロップの出力が入力側へ帰還され、語長を拡大できるよ
うにされている。

入力データＡ及びＢは、シフトレジスタ５１及び５２か
ら図示せぬクロックと同期してビット直列にＬＳＢから
出力される。シフトレジスタ５１からの直列データａと
シフトレジスタ５２からの直列データｂとがビット直列
型の加算回路５５に供給される。この加算回路５５は、
全加算器５６と全加算器５６の出力が供給されるフリッ
プフロップ５７及び５８とからなる。全加算器５６には
、直列データａ、ｂとフリップフロップ５７の出力Ｃと
が供給される。

全加算器５６は、３個の入力データの内の“１″の数を
２ビットとして出力する。つまり、全加算器の入力をａ
、ｂとし、キャリー人力をＣとすると、その出力の下位
ビットをＳ、上位ビットをＣ′とすると、（Ｓ＝Ｘ■ｙ
■ｃ、ｃ′＝ｘｙ＋ｘｃ＋ｙ　ｃ）で表される出力Ｓ及
びＣを発生する。

全加算器５６の出力の上位ビット（キャリー）がフリッ
プフロップ５７に供給され、その下位ビット（サム）が
フリップフロップ５８に供給される。

＊を付したフリップフロップ５７は、初期クリアが可能
なフリップフロップである。

全加算器５６の出力の内の下位ビットが９ビットのシフ
トレジスタ５９にＬＳＢから直列に供給される。シフト
レジスタ５９は、９ビットが入力されたタイミングで並
列的にこれらの９ビットを出力Ｙとして出力する。

第８図に示す加算回路のタイミングチャートを第９図に
示す、シフトレジスタ５１及び５２には、入力データＡ
及びＢがロード信号で同時にロードされ、クロックと同
期して直列データａ及びｂがシフトレジスタ５１及び５
２から直列に出力される。第９図において、ＬＳＢ、１
．２、・・・・ＭＳＢは、各ビットに付した番号であり
、破線のロード信号は、次のロードが可能なタイミング
を示している。

加算回路５５の全加算器５６の出力側のフリップフロッ
プ５７は、クリア信号でクリアされる。

次に、入力データＡ及びＢのＬＳＢ同士の加算結果のキ
ャリー及びサムがフリップフロップ５７及び５８に取り
込まれ、次のクロックサイクルでフリップフロップ５８
の出力ｄとして加算結果のＬＳＢが得られる。キャリー
は、１ビット上位の位のものなので、全加算器５６にお
いて次のビットの加算に使用される。以下、同様にして
加算動作が繰り返され、シフトレジスタ５９からは、出
力タイミングで加算出力Ｙが発生する。このように、８
ビットのデータの加算では、語長が１ビット上位に延び
るので、９クロツクサイクルで加算が完了する。

なお、加算出力として、ビット直列のものが必要な時は
、シフトレジスタ５９が省略される。

第８図における加算回路５５をＡＮＤゲート、ＯＲゲー
ト、エクスクル−シブＯＲゲート等に置き換えると、論
理演算ができる。論理演算では、語長に等しいサイクル
数で論理出力を得ることができる。

第１０図は、従来の直並列方式のディジタル乗算器の例
を示す。８ビットの入力データＡ（被乗数）が端子６３
からのロード信号により８ビットのレジスタ６１にロー
ドされる。また、８ビットの入力データＢ（乗数）が端
子６４からのロード信号により８ビットのシフトレジス
タ６２にロードされる。これらのデータＡ及びＢは、ス
トレートバイナリ−符号である。

レジスタ６１からの被乗数の８ビットがＡＮＤゲー）６
５Ａ〜６５Ｈに夫々供給される。ＡＮＤゲート６５Ａ〜
６５Ｈには、シフトレジスタ６２からの乗数の各ビット
がＬＳＢから順次供給される。従って、乗数のビットが
“１”の時には、ＡのデータがＡＮＤゲート６５Ａ〜６
５Ｈから出力され、乗数のビットが“０”の時には、８
ビットが全て“Ｏｍのデータが出力される。ＡＮＤゲー
ト６５Ａ〜６５Ｈからは、乗数のビット数に等しい８個
の部分積が発生する。この部分積が第８図の加算回路５
５と同様のビット直列処理の加算回路６６Ａ〜６６Ｈに
より加算される。

加算回路６６Ａ〜６６Ｈでは、加算出力（サム）が次の
加算の時には、より下位のビットの加算回路に供給され
る。ＬＳＢの加算回路６５Ａから加算出力がＬＳＢから
直列に取り出され、１６ビットのシフトレジスタ６７に
入力される。シフトレジスタ６７から乗算出力Ｙ　（＝
ＡＸＢ）が並列的に取り出される。

第１１図は、第１０図の構成のタイミングチャートであ
る。シフトレジスタ６２への乗数Ｂのロードとその出力
データａは、第８図の構成と同様に得られる。レジスタ
６１へのロードも、シフトレジスタ６２と同時になされ
、ＡＮＤゲート６５Ａの出力データｂは、ＬＳＢが生じ
る。加算回路６６Ａ〜６６Ｈの＊が付されたフリップフ
ロップは、クリア信号でクリアされる。

加算回路６６Ａの全加算器には、ビット番号１のビット
がデータＣとして帰還され、シフトレジスタ６７には、
加算回路６６Ａから１．、　Ｓ　Ｂが供給される。この
時、加算回路６６Ｂでは、全加算器に帰還されるデータ
Ｃ′と、加算回路６６Ａの全加算器に対するデータｄ′
として、より上位のビットが生じる。加算回路６６Ｃ−
６６Ｈにおいても、加算回路６６Ａ及び６６Ｂと同様の
動作がされ、その結果、８個の部分積が加算される。従
って、破線で示す次のロードの可能なタイミングから分
るように、１回の乗算は、出力語長と等しい１６ザイク
ルで終了する。

ストレートバイナリ−の符号の場合では、乗算出力の語
長が被乗数と乗数の語長の和となる、若し、データが２
の補数の符号の場合には、乗算出力の語長がこれより１
ビット少なくなる。伺れの符号でも、乗算器では、１回
の演算で語長が約２倍になる。

〔発明が解決しようとする課題〕

」二辺のように、ビット直列処理の乗算器の場合には、
論理演算或いは加算と比較して１回の演算に必要なサイ
クル数が２倍近くとなる。従って、論理演算回路、加算
器、！算器等がピッ１−直列方式で構成されてなる信号
処理システムでは、乗算器の演算処理に必要なサイクル
が是くなり、他の加算器、論理演算回路では、無駄なア
イドリングのサイクルがかなり発生ずる。

従って、この発明の目的は、乗算に必要な９′イクル数
が減少されたディジタル演算回路を掃供することにある
。

〔課題を解決するための手段〕

この発明は、被乗数が順次与えられ、乗数を２次のブー
スのエンコ・−ダに供給することで形成された制御信号
が供給される部分積生成回路（６Ａ〜６Ｈ）と、部分積生成回路（６Ａ＝６８）の出力が各加算器に直列
に供給される２ビットを単位とする複数の加算器（１７
Ａ、１７ｂ、１８）とを備え−。

加算器（１７Δ、Ｉ７ｂ、１８）から乗算出力を得るよ
うにしたディジタル演算回路である。

（作用〕乗数が８ビットの場合、２次のブースのアルゴリズムに
より４個の部分積が生成される。この場合、これらの部
分積は、２ピッＩ−１位で形成される。そして、部分積
の加算が２ビット単位の直列加算回路で加算され、乗算
出力の生成に要するサイクル敞を２に減少できる。

〔実施例〕

以下、この発明について図面を参照して説明する。この
説明は、下記の順序でなされる。

ａ、一実施例す、他の実施例ａ７−実施例第１図Ａ及び第１図Ｂは、この一実施例を分割して示す
もので、第１図Ａの回路の出力データｄ１−＝−ｄ８が
第１図Ｂの回路の入力データとされる。

２を補数とする符号の８ピツ［の人力データＡ（被乗数
）がシフトｌ／ジスタＩＡ及びＩＢに対して、図示せぬ
ロード信号と同期してロー　ドされる。

シフトレジスタＩＡ及び１１３の夫々は、４ピントのシ
フトレジスタであって、−力のシフトＩ／ジスタＩＡに
は、（Ｌ　Ｓ　Ｂ、ピント番号２のビ・ント、ビット番
号４のピント、ビット番号６のピッｌ〜）がロードされ
、他方のシフ］・１／ジスタＩＢには、（ビット番月１
のピッＩ−、ビット番号３のビット、ビット番号５のビ
・ン（・、へイＳＢ）がローｔ′される。

各シフトレジスタＩＡ及びＩＢの最上位には、語長の拡
大のために、ＭＳＢが帰還されている。

シフトレジスタＩＡから直列に出力されたデータａ１が
フリップフロップ２Ａ、３Ａ及び４Ａの直列接続回路に
供給される。シフトレジスタＩＢから直列に出力された
データａ２がフリップフロップ２Ｂ、３　Ｂ、４Ｂ及び
５の直列接続回路に供給される。これらのフリップフロ
ップは、＊を（＝１して示すように、初回クリアが可能
なものである。

フリップフロップ２Ａ、３Ａ及び４Ａの直列接続から導
出されたタップとフリップフロップ２Ｂ、３Ｂ、４Ｂ及
び５の直列接続から導出されたタップには、２次のブー
スのデコーダ６Ａ〜６Ｈが夫々接続される。

これらのブースのデコーダ６Ａ〜６Ｈは、互いに同一の
構成であって、デコーダ６Ａに関して図示するように、
セレクタ７、ＡＮＤゲート８及びエクスクル−シブＯＲ
ゲート９で構成されている。

また、デコーダ６Ａ〜６Ｈの夫々の出力データが取り込
まれるフリップフロップＩＯＡ〜ＩＯＨが設けられてい
る。

フリップフロップＩＯＡ及びＩＯＢの出力が２ビット単
位で直列加算を行う加算器１１Ａに供給される。フリッ
プフロップ１０Ｃ及びＩＯＤの出力が供給される加算器
１１Ｂ、フリップフロップ１０Ｅ及びＩＯＦの出力が供
給される加算器１１Ｃ１フリツプフロツプＩＯＣ及びＩ
ＯＨの出力が供給される加算器１１Ｄが設けられている
。これらの加算器１１Ａ〜１１Ｄは、極性を反転する時
に必要なＬＳＢに対して“１”を加算するために設けら
れている。“１”に相当するのがパルスＴ１〜Ｔ４であ
る。

（ＡＸＢ＝Ｙ）の乗算を２次のブースのアルゴリズムで
行う場合、乗数Ｂ（この実施例では、８ビット）の２ビ
ット毎に４個の部分積が形成される。この場合、乗数Ｂ
の連続する３ビットを見て、被乗数Ａの０倍、±１倍、
±２倍のいずれかの部分積が形成され、部分積が加算さ
れることで乗算出力が求められる。第１図Ａに示す構成
は、４個の部分積を２ビット並列で形成するための構成
を示している。

Ｐｉ、Ｑｔ、Ｒ３（ｉ＝１．２．３．４）は、ブースの
デコーダ６Ａ〜６Ｈに供給される制御信号である。つま
り、制御信号Ｐ１、Ｑｌ、Ｒ１がデコーダ６Ａ及び６Ｂ
に対するもので、制御信号Ｐ２、Ｑ２、Ｒ２がデコーダ
６Ｃ及び６Ｄに対するもので、制御信号Ｐ３、Ｑ３、Ｒ
３がデコーダ６Ｅ及び６Ｆに対するもので、制御信号Ｐ
４、Ｑ４、Ｒ４がデコーダ６Ｇ及び６Ｈに対するもので
ある。

乗数Ｂの連続する３ビットをブースのエンコーダ（図示
せず）に供給することにより制御信号Ｐｉ、Ｑｉ、Ｒｉ
が形成される。各デコーダ６Ａ〜６Ｈのセレクタ７が制
御信号Ｐｉで制御され、セレクタ７の出力信号と制御信
号ＱｉとがＡＮＤゲート８に供給され、ＡＮＤゲート８
の出力と制御信号Ｒｉとがエクスクル−シブＯＲゲート
９に供給される。セレクタ７は、あるビット桁に注目し
た時に、被乗数の１倍と２倍とを選択的に出力する。制
御信号Ｐｉが“０”の時に１倍のデータがセレクタ７か
ら得られ、これが“１”の時に２倍のデータがセレクタ
７から得られる。ＡＮＤゲート８は、制御信号Ｑｉが“
０”の時に、０（即ち、被乗数の０倍）を出力するため
に設けられている。エクスクル−シブＯＲゲート９は、
制御信号Ｒｉが“１”の時に“０“と“１″の反転を行
うために設けられている。この処理に加えて加算器１１
Ａ〜１１Ｄによって、ＬＳＢに“１”を加えることで、
極性の反転がなされる。

なお、２次のブースのエンコーダでは、乗数Ｂの３ビッ
トに応じて下記の制御信号Ｐｉ、Ｑｉ、Ｒｉが生成され
る。

また、ブースのデコーダ６Ａ〜６Ｈは、制御信号Ｐｉ、
Ｑｉ、Ｒｉに応じて下記のように、部分積を発生する。

２ビット単位の加算器１１Ａは、全加算器１２及び１３
とフリップフロップ１４．１５．１６とから構成されて
いる。全加算器１２の第１の入力が常に０”とされ、そ
の第２の入力としてフリッフフロッ７”ＩＯＡの出力が
供給され、その第３の入力として全加算器１３のキャリ
ー出方が供給される。全加算器１３の第１の入力として
、パルスＴＩが供給され、その第２の入力としてフリッ
プフロップＩＯＢの出力が供給され、その第３の入力と
してフリップフロップ１４を介された全加算器工２のキ
ャリー出力が帰還される。全加算器１２のサムがフリッ
プフロップ１５を介して出力ｄ１として取り出され、全
加算器１３のサムがフリップフロップ１６を介して出力
ｄ２として取り出される。

他の２ビット単位の加算器１１８〜ＩＩＤも、上述の加
算器１１Ａと同様の構成とされており、出力ｄ３、ｄ４
・・・ｄ８が発生する。これらの加算器１１Ａ〜ＩＩＤ
では、制御信号Ｐｉが“１”とされる場合に、パルスＴ
ｉを“１′″として、ＬＳＢに“ドが加えられる。

加算器１１Ａの出力ｄ１及びｄ２が乗数ＢのＬＳＢ及び
ビット番号１のビットの２ビットと対応する部分積であ
り、加算器１１Ｂの出力ｄ３及びｄ４が乗数Ｂのビット
番号２及びビット番号３のビットの２ビットと対応する
部分積であり、加算器１１Ｃの出力ｄ５及びｄ６が乗数
Ｂのビット番号４及びビット番号５のビットの２ビット
と対応する部分積であり、加算器１１Ｄの出力ｄ７及び
ｄ８が乗数Ｂのビット番号６及びＭＳＢの２ビットと対
応する部分積である。

上述の２ビット単位で確定した部分積のデータｄ１〜ｄ
８が第１図Ｂにおける加算器１７Ａ及び１７Ｂに供給さ
れる。加算器１７Ａの出力ｅ１及びｅ２と加算器１７Ｂ
の出力ｅ３及びｅ４とが加算器１８に供給される。加算
器１８の出力ｆｌ及びｆ２が加算器１９に供給される。

加算器１７Ａ、１７Ｂ、１Ｂ及び１９は、加算器１１Ａ
〜ＩＩＤと同様の２ビットを単位とする加算器である。

加算器１７Ａ、１７Ｂ及び１８は、部分積のトリー加算
を行う。被乗数Ａ及び乗数Ｂが８ビットの場合では、加
算器１８の出力ｆ１及びｒ２が１５ビット長である。

この例では、フィルタ演算のように、乗算出力を累算し
ている。このため、加算器１９の出力ｇ１及びｇ２が９
ビットのシフトレジスタ２ＯＡ及び２０Ｂに直列に入力
される。このシフトレジスタ２０Ａ及び２０Ｂから導出
されたタップから２０ビットの出力データＹが取り出さ
れる。シフトレジスタ２０Ａ及び２０Ｂの直列出力ｈｌ
及びｈ２が全加算器１９の入力端に帰還されている。加
算器１９とシフトレジスタ２ＯＡ、２０Ｂは、累加算器
を構成している。この累加算器は、２０ピント長の出力
データＹを発生できるので、５ビット、即ち２５回の累
加算まで、オーバーフローを生じることなく行うことが
できる。

この発明の一実施例の動作のタイミングチャートが第２
図に示されている。クリアパルスと同様のタイミングで
シフトレジスタＩＡ及びＩＢに対して入力データＡがロ
ードされる。第２図のクリアパルスにより、フリップフ
ロップ２Ａ、２Ｂ、３Ａ、３Ｂ、４Ａ、４Ｂ及び５が１
演算処理の最初のタイミングでクリアされる。加算器１
１Ａ〜ｌＩＤの＊が付されたフリップフロップ１４は、
第２図のクリアパルスが１クロツク遅延されたパルスで
クリアされる。加算器１７Ａ及び１７Ｂの＊を付したフ
リップフロップは、第２図のクリアパルスが２クロツク
遅延されたパルスでクリアされる。また、加算器１８の
本を付したフリップフロップは、第２図のクリアパルス
が３クロツク遅延されたパルスでクリアされる。更に、
加算器１９の＊を付したフリップフロップは、第２図の
クリアパルスが４クロツク遅延されたパルスでクリ了さ
れる。

クロックと同期してシフトレジスタＩＡから（ＬＳＢ、
ビット番号２のビット、ビット番号４のビット、ビット
番号６のビット、ＭＳＢ、ＭＳＢ、・・・）の直列デー
タａ１が発生する。シフトレジスタＩＢから（ビット番
号１のビ・ント、ビット番号３のビット、ビット番号５
のビット、ＭＳＢ、ＭＳＢ、ＭＳＢ、・・・）の直列デ
ータａ２が発生する。

ブースのデコーダ６Ａのセレクタ７では、ａｌと同一の
データｂ２と、Ｃ２と同一のデータｂ１との一方が制御
信号Ｐ１によって選択される。ブースのデコーダ６Ｂの
セレクタ７では、データｂ２とフリップフロップ２Ｂの
出力データｂ３との一方が制御信号Ｐ１によって選択さ
れる。デコーダ６Ａのセレクタがデータｂ１を選択し、
デコーダ６Ｂのセレクタがデータｂ２を選択した時のブ
ースのデコーダ６Ａ及び６Ｂのフリ・ンプフロ・ンフ。

１０Ａ及びＩＯＢの出力０１及びＣ２が第２図に示され
ている。

このデータＣ２のＬＳＢのタイミングでパルス信号Ｔ１
が供給される。極性の反転をしない時には、破線のよう
に、パルス信号ＴＩが“０″である。

２ビット単位の加算器１１Ａからは、一つの部分積と対
応する２ビット単位のデータｄ１及びＣ２が得られる。

この部分積が形成される間で、制御信号Ｐ１、Ｑｌ、Ｒ
１は、変化しない、上述と同様に、他の３個の部分積の
データｄ３〜ｄ８が形成される。このように、２ビット
単位で部分積を生成することにより、必要なサイクル数
を％にできる。

なお、フリップフロップ２Ａ、２Ｂ、３Ａ、３Ｂ、４Ａ
、４Ｂ及び５は、部分積を加算する時のビット桁が揃う
ように、タイミングを合わせるために設けられている。

加算器１７Ａの出力ｅ１及びＣ２、加算器１７Ｂの出力
ｅ３及びＣ４が第２図に示すタイミングで発生し、加算
器１８から４個の部分積をトリー加算した出力ｆ１及び
ｒ２が取り出される。そして、加算器１９及びシフトレ
ジスタ２０Ａ、２０Ｂからなる累加算器で累加算される
。シフトレジスタ２ＯＡ及び２０Ｂは、累加算の最初の
サイクルでクリアされる。

上述のこの発明の一実施例の一部は、概略的に第３図で
表すことができる。４個の部分積を夫々生成する部分積
生成回路２１．２２．２３及び２４は、ブースのデコー
ダ６Ａ〜６Ｈと加算器ｌＩＡ〜ＩＩＤとから構成されて
いる。

ｂ、他の実施例第４図は、この発明の他の実施例を示し、第５図は、他
の実施例の動作を示すタイミングチャートである。第４
図は、部分積の生成、部分積のトリー加算までの構成を
示し、若し、必要であれば、第１図Ｂと同様に加算器１
９及びシフトレジスタ２０Ａ及び２０Ｂからなる累加算
器を接続しても良い。また、第５図のタイミングチャー
トは、乗算出力ｆ１及びｆ２を生成するまでの動作を示
しており、この乗算出力を累加算する場合におけるタイ
ミングチャートは、前述の一実施例と同様である。

他の実施例では、第１図ＡにおけるＬＳＨに“１”を加
算するための加算器（１１八〜１１Ｈ）を省略し、部分
積を加算するための加算器でＬＳＢに１”を加算するよ
うにしたものである。また、トリー加算をパイプライン
加算の構成に変えたものである。

つまり、第６図に概略的に示すように、部分積生成回路
２１．２２．２３及び２４の出力は、パイプライン方式
で加算できる。部分積生成回路２３及び２４の出力Ｃ５
、Ｃ６、Ｃ７及びＣ８が加算器２７Ｃで加算され、その
加算出力ｄ５及びＣ６が加算器２７Ｂに供給される。加
算器２７Ｂには、フリップフロップ２９を介された部分
積生成回路２２の出力Ｃ３及びＣ４が供給される。加算
器２７Ｂの出力ｅ３及びＣ４が加算器２７Ａに供給され
る。加算器２７Ａには、２段のフリップフロップ３０及
び３１を介された部分積生成回路２１の出力Ｃ１及びＣ
２が供給される。この加算器２７Ａから部分積の和の出
力ｆ１及びｆ２が得られる。この第６図のように、各加
算器の入力側及び出力側にフリップフロップを設けた構
成がバイブライン加算器である。

ここで、フリップフロップ３０は、部分積生成回路２１
の場所を部分積生成回路２２の場所に移すことで不要と
できる。また、このように場所が移された部分積生成回
路２１及び２２は、部分積生成回路２３の場所に移して
考えると、フリップフロップ２９及び３１が不要とでき
る。このような考えに基づいて具体化されたのが第４図
の回路構成である。

第４図に示すように、前述の一実施例と同様に、シフト
レジスタＩＡ及びＩＢにより、８ビットの被乗数が二つ
の直列データａ１及びＣ２に変換される。また、２次の
ブースのデコーダ６Ａ〜６Ｈに対する入力データがフリ
ップフロップ２５Ａ１２５Ｂ及び２６で形成される。前
述のように、パイプライン加算のためのフリップフロッ
プを省略するために、デコーダ６Ａ、６Ｂ、６Ｃ１６Ｄ
、６Ｅ、６Ｆに対する入力データｂ１、ｂ２及びｂ３が
共通とされている。デコーダ６Ｇには、データｂ３とフ
リップフロップ２５Ａからのデータｂ４とが供給される
。デコーダ６Ｈには、データｂ４とフリップフロップ２
６からのデータｂ５とが供給される。

デコーダ６Ａ〜６Ｈの出力のＬＳＢに“１”を加算する
処理とパイプライン加算とが加算器２７Ａ、２７Ｂ及び
２７Ｃによりなされる。デコーダ゛６Ａ及び６Ｂの出力
Ｃ１及びＣ２を加算する２ビ・ントの直列加算器２７Ａ
のキャリー人力の所にＯＲゲー）２８Ａが接続され、帰
還されるキャリー出力とパルスＴ１とがＯＲゲート２８
Ａに供給サレル。

デコーダ６Ｃ及び６Ｄの出力Ｃ３及びＣ４を加算する加
算器２７Ｂについても、同様にＯＲゲート２８Ｂが接続
される。

加算器２７Ｃは、二つの部分積、即ち、デコーダ６Ｅ及
び６Ｆの出力Ｃ５及びＣ６とデコーダ６Ｇ及び６Ｈの出
力Ｃ７及びＣ８とを加算する。従って、加算器２７Ｃに
は、一方の全加算器に対してパルスＴ３が供給されるＯ
Ｒゲート２８ＣとノくルスＴ４が供給されるＯＲゲート
２８Ｄとが設けられている。二つのＯＲゲート２８Ｃ及
び２８Ｄにより、二つの部分積に関して同時に極性反転
を行うことが可能とされている。第４図の加算器２７Ａ
の出力ｆ１及びｆ２として、乗算出力が得られる。

なお、第４図において、＊が付されたフリップフロップ
は、上述の一実施例と異なり、初期に同時にクリアされ
る。

第４図に示す他の実施例では、加算器２７Ｃと加算器２
７Ａ及び２７Ｂとが異なる構成である。

これを避けるために、第７図に示す構成を用いても良い
、第７図では、部分積生成回路２４の出力と“０″デー
タとを加算する加算器２７Ｄが追加され、加算器２７Ｄ
の出力と１段のフリップフロップ３２を介された部分積
生成回路２３の出力とが加算器２７Ｃで加算される。こ
の加算器２７Ｃの出力と２段のフリップフロップ３３及
び３４を介された部分積生成回路２２の出力とが加算器
２７Ｂで加算され、加算器２７Ｂの出力と３段のフリッ
プフロップ３５．３６及び３７を介された部分積生成回
路２１の出力とを加算器２７Ａで加算される。

なお、上述の実施例では、二つの全加算器と、一方の全
加算器のキャリー出力を他方の全加算器に帰還すること
で、２ビットの直列加算器が構成されている。しかし、
１ビットの全加算器を二つ使用する構成に限らず、２ビ
ットの全加算器を使用し、そのキャリー出力を帰還する
専用の回路構成を用いても良い。

〔発明の効果〕この発明は、２次のブースのアルゴリズムに基づいて、
２ビット毎に直列に出力される部分積を形成するので、
部分積の直列加算のサイクル数をηに減少できる。この
発明は、直列処理で演算回路が構成されたシステムにお
いて、乗算器の処理のサイクル数が他の加算器、論理演
算回路と比較して長（なることを防止できる。

【図面の簡単な説明】

第１図Ａ及び第１図Ｂはこの発明の一実施例のブロック
図、第２図はこの一実施例のタイミングチャート、第３
図はこの一実施例の概略的構成を示すブロック図、第４
図はこの発明の他の実施例のブロック図、第５図は他の
実施例のタイミングチャート、第６図は他の実施例の概
略的構成を示すブロック図、第７図は他の実施例の変形
例を概略的に示すプロブ、り図、第８図は従来のビット
直列加算器の一例のブロック図、第９図はビット直列加
算器のタイミングチャート、第１０図は従来の直並列方
式のディジタル乗算器のブロック図、第１１図は従来の
ディジタル乗算器のタイミングチャートである。めにＬＳＢに“１”を加算する処理と部分積をパイプラ
イン加算する処理とを行う加算器。

Claims

【特許請求の範囲】被乗数が順次与えられ、乗数を２次のブースのエンコー
ダに供給することで形成された制御信号が供給される部
分積生成回路と、上記部分積生成回路の出力が各加算器に直列に供給され
る２ビットを単位とする複数の加算器とを備え、上記複数の加算器から乗算出力を得るようにしたディジ
タル演算回路。