JPS6250928A - 固定係数の直列乗算方法及びそのデイジタル回路 - Google Patents
固定係数の直列乗算方法及びそのデイジタル回路Info
- Publication number
- JPS6250928A JPS6250928A JP20118686A JP20118686A JPS6250928A JP S6250928 A JPS6250928 A JP S6250928A JP 20118686 A JP20118686 A JP 20118686A JP 20118686 A JP20118686 A JP 20118686A JP S6250928 A JPS6250928 A JP S6250928A
- Authority
- JP
- Japan
- Prior art keywords
- full adder
- multiplicand
- digital circuit
- multiplication
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
- H03M7/06—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being a positive integer different from two
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
- G06F2207/5356—Via reciprocal, i.e. calculate reciprocal only, or calculate reciprocal first and then the quotient from the reciprocal and the numerator
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は固定係数直列乗算方法及びそのディジタル回路
に関し、限定的ではないが、特に３により割算する２進
処理回路に関する。
に関し、限定的ではないが、特に３により割算する２進
処理回路に関する。
ディジタル信号処理装置（ＤＰＳ）に用られている共通
ビルディング・ブロックのうちの一つとして、乗算器、
即ち２進データ・ワードを他の２進データ・ワードか、
又は固定係数により乗算をするディジタル回路がある。
ビルディング・ブロックのうちの一つとして、乗算器、
即ち２進データ・ワードを他の２進データ・ワードか、
又は固定係数により乗算をするディジタル回路がある。
特に関心を引くのは、固定係数１／３を乗算するように
特に設計されたディジタル回路である。
特に設計されたディジタル回路である。
これらのディジタル回路を利用する主な分野には、（ｉ
） 係数１／３を使用しなければならないディジタル
会フィルタ、及び （ｉｉ） ２を基底として数表示（２進数）を３を基
底とした数表示（３進数）に変換する装置がある。
） 係数１／３を使用しなければならないディジタル
会フィルタ、及び （ｉｉ） ２を基底として数表示（２進数）を３を基
底とした数表示（３進数）に変換する装置がある。
［背景技術］
従来、係数の乗算を実行するときは、数多くの２進全加
算器からなるアレーを用いることが通常行なわれていた
。このような技術を総括的に概観する場合は、Ｌ、Ｒ，
ラビナ及びＢゴールドによる論文「ディジタル信号処理
の理論及び利用」、第５１４頁〜第５２４頁、ブレンタ
イス・ホール（１９７５）発行に記載されている。この
ような技術の典型的なものとして、Ｎビットのデータ・
ワードを処理する場合は、固定係数の並列乗算に（Ｎ／
２＞（Ｎ−１）アレーの加算器を用い、また固定係数直
列乗算にＮ／２加算器及びＮビットのラッチ・アレーを
用いていた。大規模集積回路（ＬＳＩ）素子の設計にお
いて、このような加算器がかなりのチップ・スペースを
占有し、かつこのような多数個を必要とすることは、明
らかな欠点である。
算器からなるアレーを用いることが通常行なわれていた
。このような技術を総括的に概観する場合は、Ｌ、Ｒ，
ラビナ及びＢゴールドによる論文「ディジタル信号処理
の理論及び利用」、第５１４頁〜第５２４頁、ブレンタ
イス・ホール（１９７５）発行に記載されている。この
ような技術の典型的なものとして、Ｎビットのデータ・
ワードを処理する場合は、固定係数の並列乗算に（Ｎ／
２＞（Ｎ−１）アレーの加算器を用い、また固定係数直
列乗算にＮ／２加算器及びＮビットのラッチ・アレーを
用いていた。大規模集積回路（ＬＳＩ）素子の設計にお
いて、このような加算器がかなりのチップ・スペースを
占有し、かつこのような多数個を必要とすることは、明
らかな欠点である。
［発明の概要］
本発明は前記のものを簡単に解決することを目的として
いる。本発明の基本的な実施態様では１つの全加算器を
必要とするだけである。
いる。本発明の基本的な実施態様では１つの全加算器を
必要とするだけである。
本発明の特徴のうちの一つによれば、ディジタル的に符
号化した複数ビットの第１のワード、被乗数を全加算器
の第１の入力に逐次印加して、逐次的なビットの出力信
号を発生し、この出力信号をビット毎に整数のサイクル
期間を遅延し、反転し、前記全加算器の他の入力に印加
することにより、前記全加算器の出力端にディジタル的
に符号化された第２のワード、即ち積項を発生するよう
にした固定係数の直列乗算方法が提供される。
号化した複数ビットの第１のワード、被乗数を全加算器
の第１の入力に逐次印加して、逐次的なビットの出力信
号を発生し、この出力信号をビット毎に整数のサイクル
期間を遅延し、反転し、前記全加算器の他の入力に印加
することにより、前記全加算器の出力端にディジタル的
に符号化された第２のワード、即ち積項を発生するよう
にした固定係数の直列乗算方法が提供される。
前記固定係数の直列乗算方法では、出力信号のビットを
それぞれ遅延するサイクル期間の数により固定係数が決
定される。従って、例えば固定係数［１サイクル期間の
遅延により、１／３乗算（即ち、３による割算）を得る
ことができる。同様の方法により、１／ （２ｎ＋１
）の固定係数はｎサイクルの遅延に対応する。被乗数及
び乗算係数が整数関係にあるときは、生成さた生成項は
ディジタル的に符号化された整数となる。生成項がこの
ような関係にないときは、生成されたワードは、再帰的
な部分に同じように、有限ワード長の整数成分と、無限
ワード長の非整数成分との和からなるディジタル的に符
号化された成分である。
それぞれ遅延するサイクル期間の数により固定係数が決
定される。従って、例えば固定係数［１サイクル期間の
遅延により、１／３乗算（即ち、３による割算）を得る
ことができる。同様の方法により、１／ （２ｎ＋１
）の固定係数はｎサイクルの遅延に対応する。被乗数及
び乗算係数が整数関係にあるときは、生成さた生成項は
ディジタル的に符号化された整数となる。生成項がこの
ような関係にないときは、生成されたワードは、再帰的
な部分に同じように、有限ワード長の整数成分と、無限
ワード長の非整数成分との和からなるディジタル的に符
号化された成分である。
従って、前記の例、即ち３により割算する乗算の場合、
生成項は整数成分と、２進成分とからなる。
生成項は整数成分と、２進成分とからなる。
このような合成積項を処理して必要とする打ち切り、又
は丸めを得ることが可能なので、被乗数を修飾して簡単
な整数を導出することが好ましい解決策である。
は丸めを得ることが可能なので、被乗数を修飾して簡単
な整数を導出することが好ましい解決策である。
従って、本発明の他の特徴によれば、固定係数の直列乗
算方法において、被乗数を最初に処理して被乗数の補正
項に従属する値を決定し、この決定に続いて前記被乗数
を補正し、かつ前記全加算器に印加して、前記全加算器
の出力端に一つの整数ワード積を生成する好ましい固定
係数の直列乗算方法が提供される。
算方法において、被乗数を最初に処理して被乗数の補正
項に従属する値を決定し、この決定に続いて前記被乗数
を補正し、かつ前記全加算器に印加して、前記全加算器
の出力端に一つの整数ワード積を生成する好ましい固定
係数の直列乗算方法が提供される。
前記全加算器に前記被乗数を印加する前に、前記被乗数
を修飾する補正を加えることにより、好ましい前記固定
係数の直列乗算方法を実行することもできるので、前記
被乗数及び補正項を印加して前記全加算器の入力を分け
ることにより、被乗数補正と乗算とを同時に実行するこ
とは、便利でもあり、都合もよい。
を修飾する補正を加えることにより、好ましい前記固定
係数の直列乗算方法を実行することもできるので、前記
被乗数及び補正項を印加して前記全加算器の入力を分け
ることにより、被乗数補正と乗算とを同時に実行するこ
とは、便利でもあり、都合もよい。
全加算器及びフィードバック回路網を用いて必要とする
補正項を生成することにより、また全加算器及びフィー
ドバック回路網を用いて被乗数補正及び係数乗算を実行
することにより、前記固定係数直列乗算方法を実施する
こともできる。更に、本発明は、前記固定係数直列乗算
方法の補正項の生成ステップと、補正／乗算ステップと
を実行するように、共通の２進全加算器を用いて２つの
逐次的なステップにより被乗算を処理することができる
。
補正項を生成することにより、また全加算器及びフィー
ドバック回路網を用いて被乗数補正及び係数乗算を実行
することにより、前記固定係数直列乗算方法を実施する
こともできる。更に、本発明は、前記固定係数直列乗算
方法の補正項の生成ステップと、補正／乗算ステップと
を実行するように、共通の２進全加算器を用いて２つの
逐次的なステップにより被乗算を処理することができる
。
更に、本発明の特徴によれば、固定係数の直列乗算を実
行するディジタル回路が備えられ、前記ディジタル回路
は一つの全加算器と、前記全加算器の出力端とその第１
の入力端との間に接続され、遅延及び反転をするフィー
ドバック回路網と、前記全加算器及び前記フィードバッ
ク回路網に接続されてその直列的な動作を制御する第１
の制御回路手段とを備えている。
行するディジタル回路が備えられ、前記ディジタル回路
は一つの全加算器と、前記全加算器の出力端とその第１
の入力端との間に接続され、遅延及び反転をするフィー
ドバック回路網と、前記全加算器及び前記フィードバッ
ク回路網に接続されてその直列的な動作を制御する第１
の制御回路手段とを備えている。
前記ディジタル回路において、前記全加算器はキャリー
・ビット・ラッチからなり、前記フィードバック回路網
には遅延ビットの１又は複数の記憶素子が含まれている
。このディジタル回路の動作により生成された生成項は
、前記被乗数の値に従属するばかりでなく、前記キャリ
ー・ビット・ラッチの初期状態と、１又は複数の前記記
憶要素とに従属している。この後者の従属性を用いて処
理内で被乗数の補正をし、不完全部分の積項の発生を防
止できることが分かる。改良された前記ディジタル回路
の実施態様では、前記キャリー・ビット・ラッチと、１
又は複数の前記記憶要素との初期状態を決定し、必要と
する被乗数の補正をする被乗数応答制御装置が備えられ
る。
・ビット・ラッチからなり、前記フィードバック回路網
には遅延ビットの１又は複数の記憶素子が含まれている
。このディジタル回路の動作により生成された生成項は
、前記被乗数の値に従属するばかりでなく、前記キャリ
ー・ビット・ラッチの初期状態と、１又は複数の前記記
憶要素とに従属している。この後者の従属性を用いて処
理内で被乗数の補正をし、不完全部分の積項の発生を防
止できることが分かる。改良された前記ディジタル回路
の実施態様では、前記キャリー・ビット・ラッチと、１
又は複数の前記記憶要素との初期状態を決定し、必要と
する被乗数の補正をする被乗数応答制御装置が備えられ
る。
以下で更に詳細に説明するように、キャリー・ビット・
ラッチを有する全加算器と、前記全加算器の出力端とそ
の第１の入力端との間に接続され、１単位期間遅延の記
憶要素及びインバータからなるキャリー・ビット・ラッ
チ及び一つのインバータを有するフィードバック回路網
と、前記全加算器の第２の入力端に接続された被乗数レ
ピータ（例えば、シフト・レジスタ）と、前記被乗数レ
ピータと前記全加算器との間に配置された排他的論理和
ゲートと、前記排他的論理和ゲート、キャリー・ビット
・ラッチ及び前記記憶要素の動作を管理する制御ロジッ
ク手段とからなる３により割算するディジタル回路が備
えられる。
ラッチを有する全加算器と、前記全加算器の出力端とそ
の第１の入力端との間に接続され、１単位期間遅延の記
憶要素及びインバータからなるキャリー・ビット・ラッ
チ及び一つのインバータを有するフィードバック回路網
と、前記全加算器の第２の入力端に接続された被乗数レ
ピータ（例えば、シフト・レジスタ）と、前記被乗数レ
ピータと前記全加算器との間に配置された排他的論理和
ゲートと、前記排他的論理和ゲート、キャリー・ビット
・ラッチ及び前記記憶要素の動作を管理する制御ロジッ
ク手段とからなる３により割算するディジタル回路が備
えられる。
前記の３により割算するディジタル回路は、正負（２の
補数）の奇数ワード長、かつ２進行号化された複数の被
乗数を処理するのに適している。
補数）の奇数ワード長、かつ２進行号化された複数の被
乗数を処理するのに適している。
前記フィードバック回路網の第１パスの処理の結果、前
記キャリー・ビット・ラッチ及び前記記憶要素における
オバーフローを記憶することになる。
記キャリー・ビット・ラッチ及び前記記憶要素における
オバーフローを記憶することになる。
第２パス処理の初期状態で、これらは被乗数の補正に必
要とする状態にある。
要とする状態にある。
前述の３による割算は、専用回路を必要とするとき、及
び回路素子の数を最小にしなければならないときに有用
である。注目されるのは、乗算を実行する速度の少なく
とも２Ｎ倍の回路クロックを必要とすることである。従
って、このような回路は、半導体（例えばシリコン）領
域を最小にしなければならないＬＳＩ素子の設計に大い
に利用され、しかも数メガヘルツのシステム・クロック
速度を用いて、現在の０ＭＯ８技術の高速処理の特長を
活用することが可能である。
び回路素子の数を最小にしなければならないときに有用
である。注目されるのは、乗算を実行する速度の少なく
とも２Ｎ倍の回路クロックを必要とすることである。従
って、このような回路は、半導体（例えばシリコン）領
域を最小にしなければならないＬＳＩ素子の設計に大い
に利用され、しかも数メガヘルツのシステム・クロック
速度を用いて、現在の０ＭＯ８技術の高速処理の特長を
活用することが可能である。
［好適実施例］
本発明の実施態様を以下付図を参照して実施例によって
のみ説明する。
のみ説明する。
３により割算するディジタル回路の基本ブロックを第１
図に示す。３により割算するディジタル回路１は、キャ
リー・ビット・ラッチ５により完結する２進全加算器３
と、１単位期間の遅延要素９及びインバータ１１からな
るフィードバック回路網７とからなる。フィードバック
回路網７は２進全加算器３の出力端８とこの２進全加算
器３の入力端Ｂとの間に接続されている。この２進全加
算器３の他の入力端へには、被乗数が直列に印加されて
いる。
図に示す。３により割算するディジタル回路１は、キャ
リー・ビット・ラッチ５により完結する２進全加算器３
と、１単位期間の遅延要素９及びインバータ１１からな
るフィードバック回路網７とからなる。フィードバック
回路網７は２進全加算器３の出力端８とこの２進全加算
器３の入力端Ｂとの間に接続されている。この２進全加
算器３の他の入力端へには、被乗数が直列に印加されて
いる。
［処理の概要］
３による割算処理においては、必要とするディジタル回
路の伝達関数をＹ−Ｘ／３と表わすことができる。ただ
し、Ｘは２進入カワード、Ｙは目的の出力である。これ
を書き直すと、 ３＊Ｙ−Ｘ 即ち、Ｙ＝Ｘ−（２＊Ｙ） この式は、それ自身を因果のあるディジタル回路におい
て実現することが通常不可能な項により、Ｙを定義する
ものである。しかし、詳しく調べると、必要な値は２＊
Ｙであり、直列ディジタル回路の場合、これは１クロッ
ク期間の遅延に等しい。
路の伝達関数をＹ−Ｘ／３と表わすことができる。ただ
し、Ｘは２進入カワード、Ｙは目的の出力である。これ
を書き直すと、 ３＊Ｙ−Ｘ 即ち、Ｙ＝Ｘ−（２＊Ｙ） この式は、それ自身を因果のあるディジタル回路におい
て実現することが通常不可能な項により、Ｙを定義する
ものである。しかし、詳しく調べると、必要な値は２＊
Ｙであり、直列ディジタル回路の場合、これは１クロッ
ク期間の遅延に等しい。
即ち、このディジタル回路の出力を１り０ツク期間遅延
して、その入力の引算を行なう。
して、その入力の引算を行なう。
（ここで注目されるのは、−膜化すると、（２Ｍ＋１）
による割算処理の伝達関数を次式のように表わすことが
できることである。
による割算処理の伝達関数を次式のように表わすことが
できることである。
Ｙ＝Ｘ−（２Ｍ＊Ｙ）
この処理は、Ｍクロック期間の遅延により実現可能であ
る。） 残念ながら、この基本的なディジタル回路にとって、被
乗数が３により割り切れる整数のときは、有限積の項を
生成するだけであるという大きな欠点を有する。他の全
ての整数は、必要な結果と、３により割算された残りを
表わす２進表示との和からなる数を生成する。このよう
な２進法は、次の形式により２進分数を表わす機能に基
づいている。
る。） 残念ながら、この基本的なディジタル回路にとって、被
乗数が３により割り切れる整数のときは、有限積の項を
生成するだけであるという大きな欠点を有する。他の全
ての整数は、必要な結果と、３により割算された残りを
表わす２進表示との和からなる数を生成する。このよう
な２進法は、次の形式により２進分数を表わす機能に基
づいている。
・・・・−０１０１０１０１０１０１（規定２）＝−１
／３ ・・・・・・１０１０１０１０１０１０ ＜３Ａ定２）
＝−２／３ ２進数を生成しないように、３により割算するディジタ
ル回路１を変更することは可能であり、２進数の正負い
ずれにも対処することができる。
／３ ・・・・・・１０１０１０１０１０１０ ＜３Ａ定２）
＝−２／３ ２進数を生成しないように、３により割算するディジタ
ル回路１を変更することは可能であり、２進数の正負い
ずれにも対処することができる。
第１の実ｍｓ様は、入力に、従って出力の２進データ・
ワードに奇数（３，５，７，９等）ワード長のみを用い
て、３により割算するディジタル回路１を制御するもの
である。
ワードに奇数（３，５，７，９等）ワード長のみを用い
て、３により割算するディジタル回路１を制御するもの
である。
第２の実施態様は、入力ワードを２回そのディジタル回
路について２回パスさせて処理するように構成されてい
る。第１回目のパスにより、不必要な２進表示が発生す
るが、キャリー・ビット及び遅延ビットの記憶素子を次
の処理を実行する初期条件として用いるときに、その出
力が求める結果となるように、キャリー・ビット及び遅
延ビットの記憶要素を残している。
路について２回パスさせて処理するように構成されてい
る。第１回目のパスにより、不必要な２進表示が発生す
るが、キャリー・ビット及び遅延ビットの記憶素子を次
の処理を実行する初期条件として用いるときに、その出
力が求める結果となるように、キャリー・ビット及び遅
延ビットの記憶要素を残している。
最後の実施態様は、ディジタル回路をエネーブルする符
号ビット、即ら最上位ビットを反転して、正負の２進数
により処理を行なうものである。
号ビット、即ら最上位ビットを反転して、正負の２進数
により処理を行なうものである。
［実施例］
第２図は３により割算命令を実行する完全なディジタル
回路を示す。このディジタル回路は次の回路要素、即ち
、 ２進の入力ワードを記憶するＮビットのシフト・レジス
タ１３と、 前記入力ワードの最上位ビットを反転する排他的論理和
ゲート１５と、 ２進全加算器３と、 キャリー・ビット・ラッチ５（２進の全加算器３の一構
成要素）と、 １ビツトの遅延素子９と、 遅延素子９の出力を反転するインバータ１１と、正しい
シーフェンスの複数の信号を供給してこのディジタル回
路を駆動する制御ロジック１７とからなる。
回路を示す。このディジタル回路は次の回路要素、即ち
、 ２進の入力ワードを記憶するＮビットのシフト・レジス
タ１３と、 前記入力ワードの最上位ビットを反転する排他的論理和
ゲート１５と、 ２進全加算器３と、 キャリー・ビット・ラッチ５（２進の全加算器３の一構
成要素）と、 １ビツトの遅延素子９と、 遅延素子９の出力を反転するインバータ１１と、正しい
シーフェンスの複数の信号を供給してこのディジタル回
路を駆動する制御ロジック１７とからなる。
このディジタル回路を駆動するのに必要とする動作シー
フェンスは、次の通りであり、関連して制御ロジック１
７が発生する波形を第３図に示す。
フェンスは、次の通りであり、関連して制御ロジック１
７が発生する波形を第３図に示す。
（２） ３により割算する数、即ち被乗数をシフト・レ
ジスタ１３にロードする。この処理は、ワードを並列に
ロードすることにより、又はシフト・レジスタ１３の終
端からワードをシフト入力することにより、達成するこ
とができる。シフト・レジスタ１３にワードをシフト入
力すると、この処理と同時に、以下の処理（２）を実行
することができる。
ジスタ１３にロードする。この処理は、ワードを並列に
ロードすることにより、又はシフト・レジスタ１３の終
端からワードをシフト入力することにより、達成するこ
とができる。シフト・レジスタ１３にワードをシフト入
力すると、この処理と同時に、以下の処理（２）を実行
することができる。
０ キャリー・ビット・ラッチ５及び遅延素子９をクリ
アする。
アする。
（へ） Ｎ−１りＯツク期間がこの装置に与えられる。
各クロック期間において、シフト・レジスタ１３の出力
は排他的論理和ゲート１５を介して（２進全加算器３）
にそのまま渡され、そこでキャリー・ビットと加算され
、その結果は遅延素子９に記憶され、かつ全てのキャリ
ー・ビットはキャリー・ビット・ラッチ５に記憶される
。この処理において、シフト・レジスタ１３の出力は、
その２進ワードを再利用できるように、その入力にフィ
ードバックされている。
は排他的論理和ゲート１５を介して（２進全加算器３）
にそのまま渡され、そこでキャリー・ビットと加算され
、その結果は遅延素子９に記憶され、かつ全てのキャリ
ー・ビットはキャリー・ビット・ラッチ５に記憶される
。この処理において、シフト・レジスタ１３の出力は、
その２進ワードを再利用できるように、その入力にフィ
ードバックされている。
（へ） 最後のクロック期間において、処理は、シフト
・レジスタ１３から２進全加算器３への入力が排他的論
理和ゲート１５により反転されることを除き、（へ）に
述べたことと全く同様である。
・レジスタ１３から２進全加算器３への入力が排他的論
理和ゲート１５により反転されることを除き、（へ）に
述べたことと全く同様である。
（ロ） キャリー・ビット・ラッチ５及び遅延素子９に
記憶したデータをそのまま保持する。更にＮクロック期
間がこのディジタル回路に与えられる。
記憶したデータをそのまま保持する。更にＮクロック期
間がこのディジタル回路に与えられる。
このディジタル回路の動作は、２進入カワードがシフト
・レジスタ１３からシフト出力されるとき２進入カワー
ドを再記憶することを必要とし、かつゆで述べたように
して符号ビットを反転させないことを除き、（ハ）に説
明したものと同様である。
・レジスタ１３からシフト出力されるとき２進入カワー
ドを再記憶することを必要とし、かつゆで述べたように
して符号ビットを反転させないことを除き、（ハ）に説
明したものと同様である。
このディジタル回路の出力は、２進全加算器３の出力端
に直列形式で得られる。
に直列形式で得られる。
次の第１表はこのような装置の入力及び関連する出力を
示し、またこのディジタル回路が処理ゆを完了した後に
、キャリーΦビット及び遅延ビットの値を表示する。こ
の第１表は出力を丸めずに、打ち切りしたことを示す。
示し、またこのディジタル回路が処理ゆを完了した後に
、キャリーΦビット及び遅延ビットの値を表示する。こ
の第１表は出力を丸めずに、打ち切りしたことを示す。
ム冒邸
コ
１ 襖 へ −０° −（：１ ６ −０１で
１ト １ 訃
１彎
３＋１−一
惰
々 製
回″へ −ｗ ｗ ｗ−１−ｗ −
打ち切りの代わりに丸めによる補正が必要なときは、シ
フト・レジスタ１３と排他的論理和ゲート１５との間に
更に被乗数の補正補助回路を設けることができる。補正
補助回路１９を第４図に示す。この補正補助回路１９は
排他的論理和ゲート２１、ＡＮＤゲート２３、及び１単
位期間の遅延素子２５からなる。この構成において、シ
フト・レジスタ１３から出力される信号は排他的論理和
ゲート２１及びＡＮＤゲート２３に並列に供給される。
フト・レジスタ１３と排他的論理和ゲート１５との間に
更に被乗数の補正補助回路を設けることができる。補正
補助回路１９を第４図に示す。この補正補助回路１９は
排他的論理和ゲート２１、ＡＮＤゲート２３、及び１単
位期間の遅延素子２５からなる。この構成において、シ
フト・レジスタ１３から出力される信号は排他的論理和
ゲート２１及びＡＮＤゲート２３に並列に供給される。
ＡＮＤゲート２３の出力端は遅延素子２５に接続され、
また遅延素子２５の出力端はＡＮＤゲート２３及び排他
的論理和ゲート２１の残りの入力に並列に接続されてい
る。排他的論理和ゲート２１の出力は乗算回路の排他的
論理和ゲート１５に接続されている。遅延素子２５の初
期状態も制御ｌｌロジック１７によって制御されており
、各バスの最初、即ち、各サイクルのＮクロック・パル
スの最初で論理″′１“に設定される。
また遅延素子２５の出力端はＡＮＤゲート２３及び排他
的論理和ゲート２１の残りの入力に並列に接続されてい
る。排他的論理和ゲート２１の出力は乗算回路の排他的
論理和ゲート１５に接続されている。遅延素子２５の初
期状態も制御ｌｌロジック１７によって制御されており
、各バスの最初、即ち、各サイクルのＮクロック・パル
スの最初で論理″′１“に設定される。
説明した３により割算するディジタル回路１の適用を第
５図に示す。この変換器においては、２つのフィードバ
ック回路１ａ、１’が用られる。
５図に示す。この変換器においては、２つのフィードバ
ック回路１ａ、１’が用られる。
フィードバック回路１ａ、１′はそれぞれ２進全加算器
３と、キャリー・ビット・ラッチ５と、単位期間ビット
の遅延素子９及びインバータ１１からなるフィードバッ
ク回路網７とを有する。これらの回路のうちの一方のフ
ィードバック回路１ａはシフト・レジスタ１３の出力に
直結され、被乗数の補正と乗算に利用される。他方の回
路のフィードバック回路１′は排他的論理和ゲート１５
及び２極スイツチ１９ａを介してシフト・レジスタ１３
の出力端に接続されている。このフィードバック回路１
′は補正項（剰余）の生成に利用される。２つの２ｆｆ
ｌスイッチ２３ａ、２１ａを介して、各キャリー・ビッ
ト・ラッチ５、遅延素子９が相互接続され、フィードバ
ック回路１′のキャリー・ビット・ラッチ５及び遅延素
子９との間、フィードバック回路１ａの遅延素子９との
間のビット転送を可能にしている。更に、２つの２極ス
イツチ２７．２５ａがフィードバック回路１′のキャリ
ー・ビット・ラッチ５、遅延素子９の前にそれぞれ備え
られている。これらの２極スイツチ２７及び２５ａはキ
ャリー・ビット・ラッチ５及び遅延素子９をクリアする
のに用いられ、システム接地に接続するときにも用られ
る。２つのフィードバック回路１ａ、１’が用られてい
るので、連続的な被乗数処理、即ち連続的な割算を同時
に実行することができる。シフト・レジスタ１３及び２
橿スイツチ１９ａ〜２７の動作は、中央制御ロジック装
＠１７′により管理されている。この中央制御ロジック
装＠１７′が発生する１ｌｌｔｌｌ信号を第６図に示す
。符号化補助回路網２９は、各シーク ４・エンスのＮ
クロック期間の終りでフィードバック回路１′のキャリ
ー・ビット・ラッチ５及び遅延素子９の状態を調べる。
３と、キャリー・ビット・ラッチ５と、単位期間ビット
の遅延素子９及びインバータ１１からなるフィードバッ
ク回路網７とを有する。これらの回路のうちの一方のフ
ィードバック回路１ａはシフト・レジスタ１３の出力に
直結され、被乗数の補正と乗算に利用される。他方の回
路のフィードバック回路１′は排他的論理和ゲート１５
及び２極スイツチ１９ａを介してシフト・レジスタ１３
の出力端に接続されている。このフィードバック回路１
′は補正項（剰余）の生成に利用される。２つの２ｆｆ
ｌスイッチ２３ａ、２１ａを介して、各キャリー・ビッ
ト・ラッチ５、遅延素子９が相互接続され、フィードバ
ック回路１′のキャリー・ビット・ラッチ５及び遅延素
子９との間、フィードバック回路１ａの遅延素子９との
間のビット転送を可能にしている。更に、２つの２極ス
イツチ２７．２５ａがフィードバック回路１′のキャリ
ー・ビット・ラッチ５、遅延素子９の前にそれぞれ備え
られている。これらの２極スイツチ２７及び２５ａはキ
ャリー・ビット・ラッチ５及び遅延素子９をクリアする
のに用いられ、システム接地に接続するときにも用られ
る。２つのフィードバック回路１ａ、１’が用られてい
るので、連続的な被乗数処理、即ち連続的な割算を同時
に実行することができる。シフト・レジスタ１３及び２
橿スイツチ１９ａ〜２７の動作は、中央制御ロジック装
＠１７′により管理されている。この中央制御ロジック
装＠１７′が発生する１ｌｌｔｌｌ信号を第６図に示す
。符号化補助回路網２９は、各シーク ４・エンスのＮ
クロック期間の終りでフィードバック回路１′のキャリ
ー・ビット・ラッチ５及び遅延素子９の状態を調べる。
符号化補助回路網２９は、排他的論理和ゲート３１、Ａ
ＮＤゲート３３及びインバータ３５からなる。キャリー
・ビット・ラッチ５及び遅延素子９は排他的論理和ゲー
ト３１の各入力に直接接続されている。キャリー・ビッ
ト・ラッチ５はＡＮＤゲート３３にも接続されている。
ＮＤゲート３３及びインバータ３５からなる。キャリー
・ビット・ラッチ５及び遅延素子９は排他的論理和ゲー
ト３１の各入力に直接接続されている。キャリー・ビッ
ト・ラッチ５はＡＮＤゲート３３にも接続されている。
遅延素子９はインバータ３５を介してＡＮＤゲート３３
に接続される。排他的論理和ゲート３１及びＡＮＤゲー
ト３３はそれぞれ３進ｖ１１“及び２進の１２″を出力
する。
に接続される。排他的論理和ゲート３１及びＡＮＤゲー
ト３３はそれぞれ３進ｖ１１“及び２進の１２″を出力
する。
以上の変換回路は２進数を３進数に変換するように設計
されており、各３進デイジツトは０．１又は２の値が可
能である。この変換回路は、各３進デイジツトの値が−
１，０、＋１である３進数を発生することができる。こ
れは、第４図に示す入力を修飾し、他の少数を僅かばか
り変更することにより実現することができる。
されており、各３進デイジツトは０．１又は２の値が可
能である。この変換回路は、各３進デイジツトの値が−
１，０、＋１である３進数を発生することができる。こ
れは、第４図に示す入力を修飾し、他の少数を僅かばか
り変更することにより実現することができる。
第１図はこの発明の原理に基づく乗算器の基本要素を示
すブロック図、第２図は第１図の乗算器の完全なブロッ
ク図、第３図はクロック信号及び制御信号の波形（２）
〜（へ）を示すタイミング図、第４図は第２図に示す乗
算器の入力構造の変形を示すブロック回路図、第５図は
第２１１に示す乗算器に基づく２進３進符号変換器のブ
ロック回路図、第６図は第１図〜第５図の２進３進変換
器を動作させたときのクロック信号及び制御信号の波形
（２）〜υを示すタイミング図である。 １・・・・・・３により割算するディジタル回路、１ａ
、１′・・・・・・フィードバック回路、３・・・・・
・２進全加算器、 ５・・・・・・キャリー・ビット・ラッチ、９．２５・
・・・・・遅延素子、 １１．３５・・・・・・インバータ、 １３・・・・・・シフト・レジスタ、 １５．２１．３１・・・・・・排他的論理和ゲート、１
７・・・・・・制御ロジック、 １７・・・・・・中央ＩＩＩＪ ｔｌｌロジック装置。
すブロック図、第２図は第１図の乗算器の完全なブロッ
ク図、第３図はクロック信号及び制御信号の波形（２）
〜（へ）を示すタイミング図、第４図は第２図に示す乗
算器の入力構造の変形を示すブロック回路図、第５図は
第２１１に示す乗算器に基づく２進３進符号変換器のブ
ロック回路図、第６図は第１図〜第５図の２進３進変換
器を動作させたときのクロック信号及び制御信号の波形
（２）〜υを示すタイミング図である。 １・・・・・・３により割算するディジタル回路、１ａ
、１′・・・・・・フィードバック回路、３・・・・・
・２進全加算器、 ５・・・・・・キャリー・ビット・ラッチ、９．２５・
・・・・・遅延素子、 １１．３５・・・・・・インバータ、 １３・・・・・・シフト・レジスタ、 １５．２１．３１・・・・・・排他的論理和ゲート、１
７・・・・・・制御ロジック、 １７・・・・・・中央ＩＩＩＪ ｔｌｌロジック装置。
Claims (11)
- （１）固定係数の直列乗算方法において、ディジタル的
に符号化した第１のワードの複数のビットである被乗数
を全加算器の第１入力に逐次印加して逐次的なビットの
出力信号を発生し、前記出力信号をビット毎に整数のサ
イクル間隔につき遅延し、反転して前記全加算器の他の
入力に印加することにより、前記全加算器の出力端にデ
ィジタル的に符号化した第２のワードを発生させること
を特徴とする固定係数の直列乗算方法。 - （２）特許請求の範囲第１項記載の固定係数の直列乗算
方法において、前記被乗数を第１に処理して前記被乗数
の補正項に従属する値を決定し、この決定の後に前記被
乗数を補正し、かつ前記全加算器に印加して前記全加算
器の出力端に整数ワードの積を発生させることを特徴と
する固定係数の直列乗算方法。 - （３）特許請求の範囲第２項記載の固定係数の直列乗算
方法において、前記被乗数及び補正項を前記全加算器の
他の入力に印加して被乗数の補正と係数の乗算とを同時
に実行することを特徴とする固定係数の直列乗算方法。 - （４）特許請求の範囲第３項記載の固定係数の直列乗算
方法において、前記補正項を一つの全加算器及びフィー
ドバック回路網を用いて発生することを特徴とする固定
係数の直列乗算方法。 - （５）特許請求の範囲第４項記載の固定係数の直列乗算
方法において、前記補正項を発生し、更に前記被乗数の
補正及び係数の乗算を共通の一つの全加算器及びフィー
ドバック回路網を用いて実行することを特徴とする固定
係数の直列乗算方法。 - （６）固定係数の直列乗算を実行するディジタル回路に
おいて、前記ディジタル回路は一つの全加算器と、前記
全加算器の出力端とその第１の入力との間に接続され、
遅延及び反転をするフィードバック回路網と、前記全加
算器及び前記フィードバック回路網に接続されてその直
列的な動作を制御する第１の制御回路手段とを備えるこ
とを特徴とするディジタル回路。 - （７）特許請求の範囲第６項記載の固定係数の直列乗算
を実行するディジタル回路において、前記全加算器はキ
ャリー・ビット・ラッチを有し、前記フィードバック回
路網は遅延ビットの少なくとも一つの記憶要素を有し、
前記記憶手段は前記キャリー・ビット・ラッチ及び前記
記憶要素と協同して被乗数に応答し、被乗数の補正に対
してそれぞれ設定されるように構成されていることを特
徴とするディジタル回路。 - （８）３により割算するディジタル回路において、キャ
リー・ビットを有する全加算器と、前記全加算器の出力
端とその第１の入力端との間に接続され、１単位期間の
遅延要素及び一つのインバータからなるフィードバック
回路網と、前記全加算器の第２の入力端に接続された被
乗数レピータと、前記被乗数レピータと前記全加算器と
の間に配置された排他的論理和ゲートと、前記被乗数レ
ピータ、前記排他的論理和ゲート、前記キャリー・ビッ
ト・ラッチ、及び前記遅延要素の動作を管理する制御ロ
ジック手段とを備えたことを特徴とする３により割算す
るディジタル回路。 - （９）特許請求の範囲第８項記載の３により割算するデ
ィジタル回路において、前記被乗数レピータはシフト・
レジスタからなり、前記シフト・レジスタの出力は再ロ
ードのために入力に導入されていることを特徴とする３
により割算するディジタル回路。 - （１０）特許請求の範囲第９項記載の３により割算する
ディジタル回路において、丸め補正をする補助回路を前
記シフト・レジスタと前記排他的論理和ゲートとの間に
配置したことを特徴とする３により割算するディジタデ
ィジタル回路。 - （１１）２進３進変換器において、遅延負帰還をもつ全
加算器を有し、余剰項を発生する第１の３により割算す
る直列乗算器と、整数の積項を発生して連続的な乗算を
する第２の３により割算する直列乗算器と、前記余剰項
をサンプリングする符号化引算回路と、被乗数を記憶す
るシフト・レジスタと、前記シフト・レジスタ、２つの
前記第１及び第２の３により割算する直列乗算器の動作
を制御する制御ロジック装置とを備えていることを特徴
とする２進３進変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8521375 | 1985-08-28 | ||
| GB08521375A GB2179770A (en) | 1985-08-28 | 1985-08-28 | Method and digital circuit for fixed coefficient serial multiplication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6250928A true JPS6250928A (ja) | 1987-03-05 |
Family
ID=10584363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20118686A Pending JPS6250928A (ja) | 1985-08-28 | 1986-08-27 | 固定係数の直列乗算方法及びそのデイジタル回路 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0213854A2 (ja) |
| JP (1) | JPS6250928A (ja) |
| CN (1) | CN86105497A (ja) |
| FI (1) | FI863445A (ja) |
| GB (1) | GB2179770A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2656124A1 (fr) * | 1989-12-15 | 1991-06-21 | Philips Laboratoires Electro | Multiplieur serie programmable. |
| AUPP217798A0 (en) * | 1998-03-06 | 1998-03-26 | Liguori, Vincenzo | A simple discrete cosine transform implementation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB868840A (en) * | 1956-07-10 | 1961-05-25 | Nat Res Dev | Improvements in or relating to circuit arrangements for dividing binary numbers |
| US3039691A (en) * | 1957-01-07 | 1962-06-19 | Monroe Calculating Machine | Binary integer divider |
| GB860852A (en) * | 1957-02-11 | 1961-02-08 | Monroe Calculating Machine | Electrical binary divider |
| NL227350A (ja) * | 1957-04-30 |
-
1985
- 1985-08-28 GB GB08521375A patent/GB2179770A/en not_active Withdrawn
-
1986
- 1986-08-14 EP EP19860306290 patent/EP0213854A2/en not_active Withdrawn
- 1986-08-26 FI FI863445A patent/FI863445A/fi not_active IP Right Cessation
- 1986-08-27 JP JP20118686A patent/JPS6250928A/ja active Pending
- 1986-08-28 CN CN198686105497A patent/CN86105497A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| FI863445A (fi) | 1987-03-01 |
| EP0213854A2 (en) | 1987-03-11 |
| CN86105497A (zh) | 1987-06-03 |
| GB8521375D0 (en) | 1985-10-02 |
| FI863445A0 (fi) | 1986-08-26 |
| GB2179770A (en) | 1987-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3670956A (en) | Digital binary multiplier employing sum of cross products technique | |
| JPS588009B2 (ja) | デイジタル乗算器 | |
| US3947670A (en) | Signed multiplication logic | |
| US5235538A (en) | Semiconductor operation device with memory for storing operation codes connected from coefficients prior to performing an operation on an input signal | |
| US3816732A (en) | Apparatus and method for serial-parallel binary multiplication | |
| US6745219B1 (en) | Arithmetic unit using stochastic data processing | |
| JPS6250928A (ja) | 固定係数の直列乗算方法及びそのデイジタル回路 | |
| US5258945A (en) | Method and apparatus for generating multiples of BCD number | |
| US6484193B1 (en) | Fully pipelined parallel multiplier with a fast clock cycle | |
| JPS5841532B2 (ja) | セキワケイサンカイロ | |
| JPH0418336B2 (ja) | ||
| JP3123060B2 (ja) | ディジタル演算回路 | |
| Kim et al. | Digit-serial modular multiplication using skew-tolerant domino CMOS | |
| JPS5911939B2 (ja) | フゴウツキカケザンロンリソウチ | |
| JPS61156434A (ja) | 直列動作のデイジタル乗算器 | |
| US5615141A (en) | Multiplying apparatus | |
| JP2643165B2 (ja) | 演算回路 | |
| JP3155026B2 (ja) | 累算器 | |
| JPH0421026A (ja) | 高桁乗算装置 | |
| JP2864598B2 (ja) | ディジタル演算回路 | |
| SU1179322A1 (ru) | Устройство дл умножени двух чисел | |
| SU734669A1 (ru) | Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные | |
| SU723567A1 (ru) | Преобразователь двоично-дес тичного кода в двоичный код | |
| SU1015378A1 (ru) | Устройство дл извлечени квадратного корн | |
| JP2001034457A (ja) | 加減算回路 |