SU1015378A1 - Устройство дл извлечени квадратного корн - Google Patents

Description

блока анализа соединен с вторым уп равл ющим входом сумматора-вычитател .

2.Устройство поп. 1, отличаю 4 е е с   тем, что блок формировани  сигнала удвоени  содержит два узла приоритета, группу элементов И и элемент ИЛИ, примем пер-, ва  группа входов блока соединена

с входами первого узла приоритета, втора  группа входов блока соединена с входами второго узла приоритета , одноимённые выходы первого и второго узлов приоритета соединены с входами соответствующих элементов И группы,-выходы которых соединены с входами элемента ИЛИ, выход которого  вл етс  выходом блока.

3.Устройство по п. 1, о т л и чающеес  тем, что блок формировани  вычитаемого содержит элементы И, ИЛИ, сумматоры по модулю два, причем выходы элементов И t-й группы соединены с входами 1-го элемента ИЛИ ( 1,...,rt -1; п - количество управл ющих входов; М Ш4-1; Ш- разр дность результата ), первый управл ющий вход блока подключен к входу первого элемента ИЛИ, j-й управл ющий вход блока (j 2,...,И -1) соединен с первым входом (J -с)-го элемента И группы ( 1,..., ,П-2 ), первым входом (j-1 )-го сумматора по модулю два и вхоДом (j -t-l го зтгемента ИЛИ,п -и управл ющий вход блока соединен с первыми входами ( г -i)-x элементов И i-x группсоответственно и первым входом (n-l)-ro сумматора по модулю два,Е -и информационный вход блока (e ti-1 подклчен к вторым входам(ц- )-х элементов

И групп с первой по К-ю, выход первого элемента И каждой группы подключен к второму входу соответствующего сумматора по модулю два выход которого соединен с входом последующего элемента ИЛИ, первый выход бло-. ка соединен с шиной нулевогосигнала, выходы блока с второго по(п+1)-й соединены с выходами элементов ИЛИ с первого по п-и соответственно, (п +2)-й выход блока подключен к управл ющему входу блока.

.Устройство по п, 1, о т л и чающеес  тем, что блок формировани  слагаемых содержит k вычислительных узлов (1 - количество слагаемых ), каждый из которых содержит элементы И и ИЛИ, причем входы каждого элемента И первой группы соединены с последующим информационным входом соответствующей группы входов блока и последующим управл ющим входом блока , выход каждого элемента И первой группы соединен с первыми входами соответствующих элементов ИЛИ первой и второй групп, второй вход каждого элемента ИЛИ первой группы соединен с выходом последующего элемента ИЛИ

первой группы и первым входом последующего элемента И второй группы,

третий вход первого элемента ИЛИ первой группы соединен с первым управл ющим входом блока, второй вход каждого элемента И второй группы соединен с соответствующим информационным входом соответствующей группы, выходы первого и второго элементов И второй rpjflinM соединены соответственно с первым и вторым выходами данного вычислительного узла, выходы элементов И с третьего по р-й (р-разр дность слагаемых ) соединены с вторыми входами элементов ИЛИ второй группы с первого по {р-2|-й, выходы элементов ИЛИ второй группы  вл ют- . с  последующими выходами данного вычислительного узла блока.

1

Изобретение относитс  к вычислительной технике и может быть применено в качестве спецпроцессора в ком- плексе с цифровой вычислительной ма-. шиной или в специализированных вы- 5 числительных устройствах дл  опера-тивного вычислени  корн  квадратногй из суммы квадратов К чисел.

Известно ycfpoйcтвo дл  извлечени  квадратного корн , содержащее два счетчика, элементы И и счетный триггер , дешифратор нул  и элемент задержки причем первый и второй входы пер- вого элемента И соединены соответственно с входом устройства и с выходом счетного триггера, а выход СО счетным входом первого счетчика 1 о Недостатком известного устройства  вл ютс  ограниченные функциональные возможности, определ емые те что в устройстве извлекаетс  корень квадратный только одного числа. Наиболее близким ,к предлагаемому  вл етс  устройство дл  извлечени квадратного корн , содержащее (п-1) cyMMafopoB группу сумматоров по модулю два, группу элементов ИЛИ, группу элементов НЕ, (п-2) дополнительные группы из () сум маторов по модулю два в каждой и группу из fn-2).элементов И, причем выход каждого.)-го (j 1,2,...,п-|-н1 ) одноразр дного сумматора () го сумматора (1 1,2,...,п-1) соеди нен с первым входом (j s 1)-го одноразр дного сумматора 1-го сумматора, а второй вход первого одноразр дного сумматора i-го сумматора соединен с выходом переноса первого одноразр дного сумматора (1+1)-й группы 2. Недостатком известного устройства  вл ютс  ограниченные функциональные возможности из-за того, что в устрой стве не извлекаетс  корень из суммы квадратов операндов. Цель изобретени  - расширение фун цйональных возможностей путем извлечени  квадратного корн  из.суммы ква . ратов операндов. Указанна  цель достигаетс  тем, что устройство дл  извлечени  квадратного корн , содержащее два сумматора и элемент ИЛИ, содержит блок формировани  слагаемых, сумматор-вы читатель, два регистра сдвига, распределитель импульсов, 6jioK формиро|вани  вычитаемого, блок формировани  сигнала удвоени , блок анализа, причем входы операндов устройства со единены с группами информационных входов блока формировани  слагаемых, выходы блока формировани  слагаемых и выход первого регистра сдвига соединены с входами первого сумматора , выходы разр дов которого соедине ны с первой группой входов блока формировани  сигнала удвоени  и первой группой информационных входов сумматора-вычитател , выходы перено;са первого сумматора соеди«ены с входами элемента- ИЛИ, выход второго сумматора соединен с выходом устройства и с информационными входами , второго регисГра сдвига и блока формировани  вычитаемого, выходы которого соединены с второй группой входов блока формировани  сигнала удвоени  и с второй группой информационных входов сумматора-вычитател , выходы разр дов которого соединены с входами разр дов первого регистра сдвига, управл ющий вход которого соединен с первым управл ющим входом устройства и входом распределител  импульсов, выходы которого соединены с управл ющими входами блока формировани  слагаемых и блока формировани  вычитаемого, второй управл ющий вход устройства соединен с управл ющим входом второго регистра сдвига, при этом блок анализа содержит триггер , сумматор по модулю два, элемент И, элемент ИЛИ, выход блока формировани  сигнала удвбени  соединен с первым управл ющим входом сумматора-вычитател  и первыми входами элемента И и сумматора по модулю два блока анализа, выход элемента ИЛИ соединен с входом младшего разр да .второго сумматора и первым входом элемента ИЛИ блока анализа, выход триггера блока анализа соединен с вторыми входами сумматора по модулю два и элементов И и ИЛИ блока анализа, выход переноса сумматора-вычитател  соединен с первым входом триггера блока анализа, поугой вход которого подключен к первому управл ющему входу устройства, выход элемента И блока анализа соединен с входом младшего разр да второго сумматора, выход сумматора по моду/Ж) два блока анализа соединен с входом младшего разр да второго регистра сдвига, выход элемента ИЛИ блока анализа соединен с вторым управл ющим входом сумматора-вычитател . Блок формировани  сигнала удвоени  содержит два узла приоритета, группу элементов И и элемент ИЛИ, причем перва  группа входов блока соедин ена с входами первого узла приоритета , втора  группа входов блока соединена с входами второго узла приоритета , одноименные выходы первого и второго .узлов приоритета соединены с входами соответствующих элементов И группы, выходы которых соединены с входами элемента ИЛИ, выход которого  вл етс  выходом блока. Блок формировани  вычитаемого со ,держит элементы Я, ИЛИ, сумматоры по модулю два, причем выходы элементов И i-й группы соединены с входами 1-го элемента ИЛИ (i 1,..., п-1; п - количество управл ющих входов; п m+t; m - разр дность результата), первый управл ющий вход Ьлока подключен к входу первого элемента ИЛИ, J-й управл ющий вход блока (j 2,.. п-1) соединен с первым входом (j-q)го элемента И q-й группы (q 1,..., п-2), первым входом (j-l)-ro суммато ра по модулю два и входом (j+l)-ro элемента ИЛИ, п-й управл ющий вход блока соединен с первыми входами (n-i)-x элементов И 1-х групп соответственно и первым входом (п-1)-го сумматора подмодулю два, -й информационный вход блока ( п-1) подключен к вторым входам (п- Е) -х элементов И групп с первой по 2-ю, выход первого элемента И каждой группы подключен к второму входу соответствующего сумматора по.модулю два, выход которого соединен с входоА последующего элемента ИЛИ, первый выхо блока соединен с шиной нулевого си1- нала, выходы блока с второго по {п+1)-й соединены с выходами элементов ИЛИ с первого поп-и соответственно , (п+2)-й выход блока подключен к h-му управл ющему входу бло ка. Блок формировани  слагаемых содер жит к вычислительных узлов (к - коли чество слагаемых ), каждый из которых содержит группы И и ИЛИ, причем входы каждого элемента И первой группы соединены с последующим информационным входом соответствующей группы вхо дов блока и последующим управл ющим входом блока, выход каждого эгжмента И первой группы соединен с пеовым входами соответствующих элементов ИЛ j epвoй и второй групп, второй вход ка ого элемента ИЛИ первой группы соединен с выходом последующего элемента ИЛИ первой и nepBisiM входом последующего элемента И второй группы, третий вход первого элемента ИЛИ первой группы соединен с первым управл ющим входом блока, второй вход каждого элемента И второй группы соединен с соответствующим информацион ным входом соответствующей группы, в ходы первого и второго элементов И второй группы соединены соответствен но- с первым И вторым выходами данного вычислительного узла, вы :оды э/ieментов И с третьего по р-й 1 р - разр дность слагаемых )соединены с вто10 8« рыми входами элементов ИЛИ втррой группы с первого по (р-2 )-й, выходы элементов ИЛИ второй группы  вл ютс  последующими выходами данного вычислительного узла блока. На фиг, 1 представлена схема устройства дл  извлечени  квадратного корн  дл  случа , когда на фиг. 2 - схема блока анализа; на фиг. 3 - схема блока формировани  рычитаемого; на фиг, Л - схема блока формировани  сигнала удвоени ; на фиг. 5 - схема К-го вычислительного узла блока формировани  слагаемых. Устройство дл  извлечени  квадратного корн  содержит два сумматора 1;. и 1л, элемент ИЛИ 2, блок 3 анализа , сумматор-вычитатель , дварегистра сдвига, распределитель 6 импульсов, блок 7 формировани  вычитаемого, блок 8 формировани  сигнала удвоени , блок 9 формировани  слагаемых, К входных шин 10 j (j 1,2,...,n), выходную шину (выход ) 11, первый управл ющий вход 12 и второй управл ющий вход 13. Блок 9 формировани  слагаемых выполнен, например , из к-вычислительных узлов 1А. Блок 7 формировани  вычитаемого выполнен, например, из элементов И 15.i элементов ИЛИ 16 и сумматора 17 по модулю два. Выходы элементов И 15 1-й группы соединены с входами 1-го элемента ИЛИ 16 (1 1 ,2;...,п-1, П-- количество управл ющих входов). Первый, управл ющий вход блока 7 формировани  вычитаемого подключен к входу первого элемента ИЛИ 16, J-й управл ющий вход блока. 7 (j 2,3,..., n-i) соединен с первым входом (l-q)го элемента;И 15 q-й группы (q 1,2,,..,п-2), первым входом (j-1)го сумматора 17 по модулю два и входом (j +1)-го элемента ИЛИ 16, п-й управл ющий вход блока 7 соединен с первыми входами (п-1) элементов И 15 i-x групп соответственно и первым входом (п -t.)ro сумматора 17 по модулю два. Каждый 2-й информационный вход блока (2 п-1) подключен ко вторым входам (п-Е)-х элементов И 15 групп с первой по В-ю. Выход первого элемента И 15 каждой группы подключен к второму входу соответствующего сумматора 17 по модулю два, выход которого соединен с входом последующего элемента ИЛИ 16. Первый выход блока формировани  вычитаемого 7 соединен с шиной нулевого сигнала ,выходы блока формировани  вычитаемого 7 с второго по (п+1)-й соединены с выходами элементов ИЛИ 16 с первого по п-й соответственно, а (п+2)-й выход блока 7 тюдключен к п-му управл ющему входу. Блок 8 формировани  сигнала удвоени  выполнен например, в виде двух узлов приоритета 18, 182 группы элементов И 19 и элемента-ИЛИ 20,причем перва  груп-. па входов соединена с входами первого узла приоритета , втора  группа входов соединена с входами второго узла приоритета 182- Одноименные входы первого 18 и второго 18 узлов приоритета соединены с входами .соответствующих.элементов И 19.-выходы которых подключены к входам эле мента ИЛИ 20, выход которого  вл етс  вы ходом блока. Каждый К-й вычислительный узел Т (К - количество слагаемых) блока 9 формировани  Слагаемых выполнен,- например , в виде элементов И 2Т и элементов ИЛИ 22, причем входы каждого элемента И 21 первой группы соединены с последующими информационными входами соответствующей группы входов блока 9 и последующим управл ющим входом этого блока. Выход каждого элемента И .21 первой группы вычислительного узла 14. соединен, с первыми входами соответствующих элементов ИЛИ 22 первой и второй групп, второй вход каждого элемента ИЛИ 22 первой группы соединен с выходом последующего элемента ИЛИ 22 первой группы и первым входом последующего элемента И 21 второй группы. Третий вход первого элемента ИЛИ 22 первой группы соединен с Ъервым управл  . ющим входом блока 9 второй вход каж дого элемента И 21 второй Группы соединен с соответствующим информационным входом соответствующей групГ1Ы . Выходы первого и второго элементов -И 21 второй группы соединены соответственно с первым и вторым вы .ходами данного вычислительного узла И, Выходы элементов И 21 с третьего по р-й {р - разр дность слагаемых ) соединены с вторыми входами элементов ИЛИ 22 второй группы с первого по (р-2 )-й, а выходы элементов ИЛИ 22 второй группы  вл ютс  последующими выходами данного вычислительного Узла блока 9.Входы шины 10J операндов устройства дл  извлечени  квадратного корн  {фиг. 1 78 соединены с группами информамионных входов соответствующих вычислитель ных узлов 14 блока 9 формировани  слагаемых, выход которого и выход первого регистра 5 сдвига соединены с входами первого сумматора Ц, выходы разр дов которого соединены с первой группой входов блока 8 формировани  сигнала удвоени  ипервой группой информационных входов сумматора-вычитател  Ц. Выходы переноса первого сумматора 1 соединены с входами элемента ИЛИ 2. Выход второго сумматора 1j соединен с выходной шиной 11 устройства и с информационными входами второго регистра S сдви га и блока 7 формировани  вычитаемого , выхопы KOTODoro соепинены с ВТО- . рой группой входов блока 8 формировани  сигнала удвоени  и.с второй группой информационных входов сумматоравычитател  k. Выходы разр дов сумматора-вычитател  k соединены с входами разр дов первого регистра 5 сдвига , управл ющий вход которого соединен с первым управл ющим входом 12 устройства и входом распределител  6 импульсов, выходы которого соединены с управл ющими входами блока 9 формировани  слагаемых и блока 7 формировани  вычитаемого. Второй управл ющий вход 13 устройства соединен с управл ющим входом второго регистра 5 сдвига. Блок 3 анализа содержит триггер 23, сумматор 2 по модулю два, элемент И 25 и элемент ИЛИ 26. Выход блока 8 формировани  сигнала удвоени  соединен с пер- , вым-управл кмцим входом суммат6ра-вы- читател  и первыми входами элемента И 25 и сумматора 24 по модулю два блока 3 анализа. Выход элемента ИЛИ 2 соединен с входом младшего разр да второго сумматора 1 и первым входом элемента ИЛИ 26 блока 3 анализа. Выход триггера 23 блока 3 анализа соединен с вторыми входами сумматора .24 по модулю, два и элементов И 25 и ИЛИ 26 блока 3 анализа. Выход переноса сумматора-вычитател  4 соединен с первым входом триггера 23 блока 3 анализа , другой вход которого подключен к первому управл ющему входу 12 устройства . Выход элемента И 25 блока 3 анализа соединен с входом младшего разр да второго сумматора . Выход сумматора 24 по модутво два, блока 3 анализа соединен с входом младщёго разр да второго регистра З сдвига, а выход элемента ИЛИ 26 блока 3 .ана 1015378 лиза соединен с вторым управл ющим входом сумматора-вычктател  Ц. Работу устройства дл  извлечени  квадратного корн  при реализации,, представленной х + ;с|+.. . s и записанной в,разр дной форме. j +... о (1)) по сним на конкретном примере, /. где

- разр дные век-;

торы, представл ющие собой разр дное изображение х i, оС и О |

Обозначим в выражении (2) векторы

разр дные матрицы,представл ющие собой 15 разр дное изображение X/ и оС при п « 3Запишем выражение С1 ) в развернутом виде дл  случа , когда п

.. . . л .. ,

. . 1

0

3 О

4 О

(,

о

8 о

(31

и j

и векторы

Ч

.

и

45 Каждый Е-ый разр д oL(,2,...,п) искомого вектора определ етс 

ПО выражению

1 о6 fi при (3):

(ej 10 , , ,

где г - значение переноса из старt I ri« v I %«|

шего разр да вектора x), определ емого на основании выражени 

;,v{,,;.(,,v(,).v(,,

-{Z),v(.,Vvu,V(2,v(2,v(2)g(0) v(,(vfiV-(3J.v(,,| . Шрн/ 5f(e5(M).() 1 2 ) ,э,...,п (4) величина, принимающа  значени  Г 9-12-2 , Чг-г) ,( Mlo 5) g 2,3,..., n При реализации вычислений в соответствии с (З)(5) возможен также один из двух случаев., Если при t-й реализации выражени  (4) оказалось, мто et О, а при последующей реализации (А) (тоесть 6+1) значение переноса из старшего разр да в выражении () век тора JtfHL U)V2;i«-( ... f% равное единице, то аринимаетс , что о1. 1 и вычислительный процесс продолжаетс  аналогично {3)(5). Если в результате. Е.-ГО вычислени  по выражению (t)ei 1. а при последующей (Ё+1)-ой реализации по выражению П) вектор. ,. + .:. больше или равен удвоенному вектору (РЙ) ; т.е. выполн етс  неравенство з ЧИ2Й е(,(И ТО далее выражение Cf) реализуетс  с удвоенным вектором , значение ot считаетс  равным нулю, а к значений оС 1 добавл етс  еще единица. В основу критери  выполнени  выражени  (6} при (й+1 )-й реа лизации выражени  (З) положено следующее: с 1, а также равенство ед нице любого старшего разр да (начина  с первого )dl(lt 1,2,...,В) при.равенстве единице m-го разр да вектора Устройство работает следующим образом . В исходном состо нии регистры 5, и триггер 23 блока 3 анализа наход т с  в нулевом состо нии. С первого вы хода распределител  6 импульсов подаетс  единичный сигнал на первый разр д управл ющего входа каждого вы числительного узла блока 9 формировани  слагаемых и первый разр д управл ющего входа блока 7 формирова 7812 ни  вычитаемого. При подаче на пер- вую 10, вторую 102 каждую j-ю 10J . входные шины устройства соответственно первого Х, второго Х2 и j -го векторов в схеме проходит переходной процесс, после окончани  которого на выходе каждого j-ro вычислительного узла 1 блока 9 формировани  слагаемых образуютс  значени  векторов v(2| v/-iii. Г X | поступающие на вход первого сумматора 1, а на выходе блока 7 формировани  вычитаемого образуетс  значение вектоо.а i , поступаюсцее на второй вход сумматора-вычитател  ч. В первом сумматоре 1- реализуетс  сумма векторрв 1, с его выхода поступающа  на первый вход сумматора-вычитател  Ц, в котором по выражению (} определ етс  значение век51 , поступающее на вход первотора го регистра 5:,, а на выходе переноса старшего разр да сумматора-вычитател  k по выражению (3) образуетс  значение старшего разр да искомого вектора (ft .поступающее на вход триггера 23 блока 3 анализа.После этого на первый управл ющий вход 12 подаетс  импульс, по переднему фронту которого реализуетс  запись в триггер 23 блока 3 анализа значени  , запись в перрый регистр 5 значени  вектора х и добавление к содержимому распределител  6 импульсов очередной единицы,а по заднему фронту импульса реализуетс  сдвиг информации в сторону старших разр дов на один разр д в первом регистре 5. Благодар  этоку с второго выхода распределител  6 импульсов поступает единичный сигнал на второй разр д управл ющих входов блоков 9 формировани  слагаемых и вычитаемого 7. При этом с выхода каждого j-ro вычисг. тельного узла 1 блока 9 формировани  слагаемых снимаютс  векторы , Ч ,. ..,, поступающие на входы первого сумматора Ц ,на( вход которого поступает значение вектора , х а с выхода элемента ИЛИ 26 |блока 3 анализа в соответствии с (5) поступает сигнал V сложени  или 1 вычитани  на второй управл ющий вход сумматора-вычитател  k и в устройстве снова идет переходной процесс . В это же врем  через промежуток Т, равный времени суммировани  во втором сумматоре 1„ после подачи первого импульса на второй управл ющий вход 13 подаетс  второй импульс, по переднему фронту которого значение 13 . xif с выхода сумматора 2 по модулю два блока 3 анализа записываетс  в младший(п+1)-и разр д второго ре- j гистра 52, а по заднему фронту peaлизуетс  в нем сдвиг информации на один разр д в сторону старших разр дов . После окончани  переходного процесса в устройстве на управл ющие входы 12. и 13 подаетс  очередна  пара импульсов, после чего процесс продолжаетс  аналогично вышеописанному о Таким образом, после по дачи на управл ющие входы 12 и 13 И пар импульсов во втором регистре 5 2 соответственно на выходе 1 Г устройства образуютс  значе ни  разр дов искомого вектора о(.. Если в результате поступлени  на уп равл ющие входы 12 и 1311 пар импул сов значение ч. О, а после окончани  переходного процесса оказываетс , что на одном из выходов переноса старшего;разр да первого сумма тора 1 образовалс  единичный сиг нал, ,то он-через элемент ИЛИ 2 поступает на вход младшего разр да второго сумматора In, благодар  чем oL становитс  равным единице, кроме того, этот сигнал через элемент ИЛИ 26 блока 3 анализа поступает на второй управл ющий вход сумматора-вычитател  k, настраива  его тем самым в соответствии с { 5 ) на вычитание. Далее вычислительный про цесс продолжаетс  аналогично вышеописанному . Если в результате пост;у лени  И пар импульсов значение оС -1 а после окончани  переходного процесса оказываетс , что значениет-г разр да(tn 1,2, ...,б первого сумматора Ц равно единице при условии , что значение т-го. разр да оС искомого вектора также равно единице при равенстве нулю значений всех предшествующих разр дов, т.е.о1 0 ... , то в этом случае на выходе блока 8 формировани  78 сигнала удвоени  образуетс  единичный сигнал, поступающий на первые входы элементов И 25 сумматора 2 пр модулю два блока 3 анализа 3 и управл ющий вход сумматора-вычитате- л  k. Благодар  этому вектор поступающий из выхода блока 7 формировани  вычитаемого на второй вход , сумматора-вычитател  , сдвигаетс  в нем в сторону старших разр дов на . один разр д а выражение (f ) реализуетс  соответственно с удвоенным вектором При этом, если на выходе переноса старшего разр дасумматора-вычитател  образуетс  единичный сигнал, то он после подачи первого импульса на первый управл ю-щий вход 12 очерёдной пары импульсов поступает через первый вход и выход элемента И 25 блока 3 анализа на вход младшего разр да вто|эого сумматора 1 и суммируетс  с его содержимым . В этом случае к значению добавл етс  единица, очередное значениесС о, а на выходе элемента ИЛИ 26 блока 3 анализа образует ,с  единичный сигнал, настраивающий сумнатор-вычитатель k на вычитание. Если на выходе перенбса старшего разр да сумматора-вычитател  образовалс  нулевой сигнал, то после поступг лени  первого импульса на выходах элементов И 25, ИЛИ 26 и сумматора 2 по модулю два блока 3 анализа образуютс  соответственно нулевой, ёди ничный .и нулевой сигналы, что сортветствуето , 1, к значению оС ничего не добавл етс , а сумматорвычитатель k настраиваетс  на сложение . После этого вычислительный процесс продолжаетс  аналогично вышеописанному . По сравнению с прототипом данное устройство имеет более широкие функциональные возможности, так как позвол ет вычисл ть квадратный корень из суммы квадратов операндов.

«e. i

0 fs у /Ji

we.j

Ё

f

I

futA

Фи9.5

Claims (3)

1. I. УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее два сумматора и элемент ИЛИ, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей путём извлечения квадратного корня из суммы квадратов операндов, устройство содержит блок формирования слагаемых, сумматор-вычитатель, два регистра сдвига, распределитель импульсов, блок формирования вычитаемого, блок формирования сигнала удвоения, блок анализа, причем входы операндов устройства соединены с группами информационных входов блока формирования слагаемых, выходы блока формирования слагаемых и выход первого регистра сдвига соединены с входами первого сумматора, выходы разрядов которого соединены с первой группой входов блока формирования сигнала , удвоения и первой группой информационных входов сумматора-вычитателя, выходы переноса первого сумматора соединены с входами элемента ИЛИ, выход второго сумматора соединен с выходом устройства и с информационными входами второго регистра сдвига и блока формирования вычитаемого, выходы которого соединены с второй .группой входов блока формирования сигнала удвоения и с второй группой информационных входов сумматора-вычитателя, выходы разрядов которого соединены с входами разрядов первого регистра сдвига, управляющий вход которого соединен с первым управляющим входом устройства и входом рас- пределителя импульсов, выходы которого соединены с управляющими входами блока формирования слагаемых и блока формирования вычитаемого, второй управляющий вход устройства соединен с управляющим входом второго регистра сдвига, при этом блок анализа содержит триггер, сумматор по модулю два, элемент И, элемент ИЛИ, выход блока формирования сигнала (Удвоения соединен с первым управляющим входом сумматора-вычитателя и первыми входами элемента И и сумматора по модулю два блока анализа, выход элемента ИЛИ соединен с входом младшего разряда второго сумматора и первым входом элемента ИЛИ блока анализа, выход триггера блока анализа соединен с вторыми входами сумматора по модулю два и элементов И и ИЛИ блока анализа, выход переноса сумматора-вычитателя соединен с первым входом триггера блока анализа, другой вход которого подключен к первому управляющему входу устройства, выход элемента И блока анализа соединен с входом младшего разряда второго сумматора, выход сумматора по модулю два блока анализа соединен с входом младшего разряда второго регистра сдвига, выход элемента ИЛИ

   SU.....1015378 блока анализа соединён с вторым управляющим входом сумматора-вычитателя.
2. 2. Устройство пс> п. ^отличающееся тем, что блок формирования сигнала удвоения содержит два узла приоритета, группу элементов И и элемент ИЛИ, причем пер-_? вая группа входов блока соединена с входами первого узла приоритета, вторая группа входов блока соединена с входами второго узла приоритета, одноимённые выходы первого и ~ второго узлов приоритета соединены с входами соответствующих элементов И группы,-выходы которых соединены с входами элемента ИЛИ, выход которого является выходом блока.
3. 3. Устройство по п. ^отличающееся тем, что блок формирования вычитаемого содержит элементы И, ИЛИ, сумматоры по модулю два, причем выходы элементов И ϊ-й группы соединены с входами 1-го элемента ИЛИ (ϊ = 1,..., ft -1; П - коли· чество управляющих входов; h=m+1; m* разрядность результата ), первый управляющий вход блока подключен к входу первого элемента ИЛИ, }-й управляющий вход блока ( j = 2,...,И-1) соединен с первым входом (J -<£)-го элемента И qj-й группы ( q, = 1,..., .П-2 ), первым входом ( j-1 )-го сумматора по модулю два и входом (j +1)го элемента ИЛИ,η -й управляющий вход блока соединен с первыми входами (n-'<Vx элементов И ΐ~χ групп-соответственно й первым входом (п-1)-го сумматора по модулю два,Е -й информационный вход блока (С = П-1) подкло чен к вторым входам (п-С )-х элементов

   И групп с первой по К-ю, выход первого элемента И каждой группы подключен к второму входу соответству ющего сумматора по модулю два, выход’ которого соединен с входом последующего элемента ИЛИ, первый выход бло-. ка соединен с шиной нулевого'сигнала, ^выходы блока с второго по(п+1)-й соединены с выходами элементов ИЛИ с первого по η-й соответственно, (п +2)-й выход блока подключен к $-му управляющему входу блока.

   Устройство по п. 1, о т л и чающееся тем, что блок формирования слагаемых содержит к вычислительных узлов (к - количество слага-* емых ), каждый из которых содержит элементы И и ИЛИ, причем входы каждого элемента И первой группы соединены с последующим информационным входом соответствующей группы входов блока и последующим управляющим входом блока, выход каждого элемента И первой группы соединен с первыми входами соответствующих элементов ИЛИ первой и второй групп, второй вход каждого элемента ИЛИ первой группы соединен с выходом последующего элемента ИЛИ ’ первой группы и первым входом последующего элемента И второй группы, третий вход первого элемента ИЛИ первой группы соединен с первым управляющим входом блока, второй вход каждого элемента И второй группы соединен с соответствующим информационным входом соответствующей группы, выходы первого и второго элементов И второй группы соединены соответственно с первым и вторым выходами данного вычислительного узла, выходы эле ментов И с третьего по р-й (р-разрядность слагаемых ) соединены с вторыми входами элементов ИЛИ второй группы с первого по (р-2|-й, выходы элементов ИЛИ второй группы являют- . ся последующими выходами данного вычислительного узла блока.