SU1686437A1 - Конвейерное устройство дл вычислени сумм произведений - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных устройствах цифровой обработки информации. Цель изобрете2 ни  - повышение быстродействи  при конвейерном методе вычислений сумм произведений , а также упрощение устройства. Поставленна  цель достигаетс  тем, что конвейерное устройство дл  вычислени  сумм произведений, содержащее последовательно соединенные вычислительные блоки, каждый из которых содержит п ть регистров, сумматор, элементы равнозначности , элементы ИЛИ, дополнительно содержит накапливающий сумматор, два регистра и блок управлени , а каждый вычислительный блок дополнительно содержит четыре схемы сравнени , два мультиплексора , блок инверторов и коммутатор с соответствующими св з ми 1 з. п. ф-лы. 4 ил.

Description

fe

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных устройствах цифровой обработки информации, а также в моделирующих комплексах.

Цель изобретени  - повышение быстродействи  при конвейерном методе вычислений сумм произведений, а также упрощение устройства.

На фиг. 1 представлена структурна  схема конвейерного устройства дл  вычислени  сумм произведений; на фиг. 2 - схема вычислительного блока; на фиг. 3 - схема блока управлени ; на фиг. 4 - временные диаграммы работы устройств

Конвейерное устройство дл  вычислени  сумм произведений (см. фиг. 1) содержит последовательно соединенные m вычислительные блоки (т п/2, где п - разр дность операндов) 1.1-1т, накапливающий сумматор 2, регистры 3 и 4, а также блок 5 управлени , при этом первый вход блока

11 подключен к нулевой шине, второй и третий входы блока 1.1 подключены к шинам б и 7 соответственно, выходы блоков 1.1-1(т-1) с первого по третий соединены с первым, вторым и третьим входами последующего блока 1 2-1.m соответственно, первый выход блока 1.т соединен с первым входом сумматора 2, второй вход сумматора

2соединен с входом регистра 4 и подключен к выходу регистра 3, вход которого соединен с выходом сумматора 2, первый и второй выходы блока управлени  соединены с первыми и вторыми управл ющими входами блоков 1.1-1.т, третий выход соединен с входом записи регистра 3, а четвертый - с входом записи регистра 4, вход блока управлени  соединен с шиной 8 пуска, выход регистра 4 соединен с выходной шиной 9

t

GO VI

устройства. В состав каждого из вычислительных блоков (см. фиг. 2) вход т регистры 10 и 11, схемы 12.1-12.4 сравнени , блок 13 логики, состо щий из элементов 1-4.1-14.4 равнозначности и элементов ИЛИ 15.1-15.3, мультиплексоры 16 и 17, сумматор 18, блок 19 инверторов, коммутатор 20, регистры 21 - 23, выходы которых  вл ютс  соответственно вторым и первым выходами вычислительного блока, выход регистра 21  вл етс  третьим выходом вычислительного блока, входы регистров 10 и 11  вл ютс  вторым и третьим входами блока, входы записи регистров 10 и 11 соединены с первым управл ющим входом вычислительного блока, входы схемы 12.1 сравнени  подключены к пр мому и инверсному выходам регистра 10, входы схемы 12.2 сравнени  - к пр мому и инверсному выходам регистра 11, входы схемы 12.3 - к инверсным выходам регистров 10 и 11, входы схемы 12.4 сравнени  - к пр мому выходу регистра 11 и инверсному выходу регистра 10. Входы элемента равнозначности 14.1 подключены к пр мым выходам схем 12.2, 12.3 сравнени  и инверсному выходу схемы сравнени  12.4. Входы элемента 14.2 равнозначности подключены к инверсным выходам схем 12.2, 12.3 сравнени  и пр мому выходу схемы 12.4 сравнени . Входы элемента 14.3 равнозначности подключены к пр мому выходу схемы 12.1 сравнени  и инверсным выходам схем 12.3 и 12.4 сравнени . Входы элемента 14.4 равнозначности подключены к инверсному выходу схемы 12.1 сравнени  и пр мым выходам схем 12.3 и 12.4 сравнени . Выходы элементов 14.1 и 14.2 равнозначности через элемент ИЛИ 15.1 подключены к первому управл ющему входу мультиплексора 16. Выходы элементов 14.1 и 14.3 равнозначности через элемент ИЛИ 15.2 подключены к вторым управл ющим входам мультиплексоров 16,17. Выходы элементов 14.3 и 14.4 равнозначности через элемент ИЛИ 15.3 подключены к первому управл ющему входу мультиплексора 17. Информационные входы мультиплексоров 16 и 17 подключены к пр мым и инверсным выходам регистров 10 и 11. Выход мультиплексора 16 соединен с входом третьего регистра 22 и одним из входов сумматора 18, другой вход которого  вл етс  первым входом вычислительного блока, а выход соединен с входом четвертого регистра 23. Первый вход коммутатора 20 соединен с выходом мультиплексора 17. Второй вход коммутатора 20 через блок 19 инверторов подключен к выходу мультиплексора 17. Управл ющий вход коммутатора каждого j-ro из вычислительных блоков 1.1-1.ГП подключен к выходу

j-ro разр да мультиплексора 17, а к блоку 19 инверторов подключены выход знакового разр да и выходы разр дов с (| + 1}-го по п-й, где п - младший разр д кода. Входы записи

регистров 21 23 подключены к второму управл ющему входу вычислительного блока , выходом блока 1 .т  вл етс  выход регистра 23. Блок управлени  (см. фиг. 3) содержит генератор 24 импульсов, выход

которого соединен с первым входом элемента 25 равнозначности, второй вход которого соединен с выходом триггера 26, счетчик 27 и посто нное запоминающее устройство (ПЗУ) 28, первый, второй, третий и

четвертый выходы которого  вл ютс , соответственно , первым, вторым, третьим и четвертым выходами блока управлени , установочный вход триггера 26  вл етс  входом блока управлени  и подключен к шине 8 пуска, вход сброса триггера 26 подключен к четвертому выходу ПЗУ 28, а выход, через формирователь 29 импульсов соединен с входом установки в ноль счетчика 27, выход элемента 25 равнозначности соединен со счетным входом счетчика 27, выход которого соединен с входом ПЗУ 28.

Конвейерное- устройство дл  вычислени  сумм произведений определ ет значение

i

z Ј xi yi(1)

i 1

где S - число суммируемых произведений путем последовательного вычислени  част- ных произведений

г xiyi по следующей формуле

г xiyi 2, 1/2 и)

1

(2)

причем ui определ етс  рекуррентно 40 uj+i (uj, v j): мин (uj, v j) ,

vj+i макс uj, и), v j,v j ,

(3)

где v j vj - 1/2,

u0 x,: v 0 v0 yi; J 1, 2, ..., m

при вычислении по формуле (2) погрешность не превосходит 1/4т+1. следовательно, дл  выполнени  вычислений с точностью до 1/2п достаточно вз ть число членов т, равноеп/2 .

Устройство работает следующим образом .

По сигналу Пуск (см. фиг. 4а) на шине 8 блока управлени  устройства сигнал с выхода триггера 26 (см. фиг. 46) разрешает прохождение импульсов (см. фиг. 4в) генератора 24 через элемент 25 равнозначности на счетчик 27. С помощью ПЗУ 28 код с выхода счетчика преобразуетс  в последовательности импульсов, представленные на фиг. 4г. д, и, и импульс, представленный на фиг. 4к. По импульсу с первого выхода ПЗУ записываетс  информаци  в регистры 10, 11 вычислительных блоков, при этом в регистры блока 1.1 записываютс  коды сомножителей х(1) и у(1). Вычисление сумм произведений величин XI, Yi начинаетс  после п/2 тактов по сигналу с третьего выхода ПЗУ 28.

Общее врем  Т вычислени  суммы произведени  равно

T (n/2 + S+ 1)Тву,

где ТВу - врем  выполнени  операции в вычислительном блоке.

Формирование произведений zi XiYi в блоке 1.J осуществл етс  следующим образом: в блоке 1.1 производитс  определение величин ui и vi, исход  из исходных значений и0 Х0 и v0 Y0; переменные X; и YI поступают в регистры 10, 11.

В регистрах 10 и 11 осуществл етс  получение инверсных значений величин UQ -Х| и /о -Yi из кодов УО, v0.

Формирование величин щ и vi производитс  по формуле (3).

При этом реализаци  непрерывно-логических выражений (НЛВ)

F uj+i (и,У)); мин (tij, vj)

F vj-ц макс uj, Uj, v j, v j производитс  путем применени  гибридных пороговых и депороговых операторов пф) и Dx(«), а преобразовани  двоичных векторов fi/a в соответствии с табл. 1.

В табл. 1 приведены значени  следующих пороговых операторов:

переменные uj, v j J uj, v j закодированы кодами двоичных переменных , (дл  выражени  ,ai йог (дл  выражени  ) следующим образом: Uj-HO; v j-K)1.

Выполнение пороговых операций по формуле (4) осуществл етс  на схемах сравнени  12.1, 12.2, 12.3, 12.4 J-ro вычислительного блока, причем схема 12.1 сравнени 

формирует переменную/ 1; 12.2 -- переменную 12.3 - переменную Дз. а 12.4 - переменную. Сформированный в соответствии с табл. 1 код поступает на элементы 14.1-14.4 равнозначности,

которые осуще вл ют кодовое преобразование Р/д по табл. 1 в соответствии с логическими выражени ми:

cti fhfijp ffhfhfi4

Cf2 Plfl3p4 fhfl3fa

cf -frfiafbtffrfrfa cf z-ptf& fhfijiA

()

коды и и о управл ют мультиплексорами 17 и 16, на входы которых подаютс  переменные uj, v j , v j , uj и выбирают одну из

25 этих величин в соответствии с табл. 1. При определении первого разр да произведени  Xi, YI на выходе мультиплексоров 16 и 17, вход щих в блок 1.1, формируютс  вкаж дои из ситуаций (см. фиг. 1) следующие ве30 личины (см. табл. 2).

Пример. Пусть Xi - u0 5/8 (код 0101. старший разр д знаковый),

Yi v0 v 0 1/4 (код 0010), 35 тогда-Xi -5/8 (код 1010),

-Yi- -1/4 (код 1101), т.е. (ситуаци  2 в табл. 1).

На выходах схем сравнени  вычислительного блока 1.1 получают 40 1;/92 1;/fe-0;/34 0,

а на выходах элементов ИЛ И а 1 -0; 1 ; 1 .

При этом на выходы мультиплексора 16 проходит код v0, а мультиплексора 17 - и0. 45 щ (5/8,1/4); мин(-5/8,-1/4).1/4, vi макс 5/8, 1/4.-5/8, -1/4 5/8,

vj F(VJ) всегда 0.

Первый член приближени  u i ui 1/2 1/4 1/2 1/8 образует раз- 50 ность v i vi - 1 /2 1 /8, разность реализуетс  на коммутаторе 20; так как и0 /2 (код 0101), то 1р 1 и на выход коммутатора 20 разр ды 2 и 3 приход т без инверсии, т. е. код 01 0 + 1 2; п 3).

55На выходах первого блока 1.1 образуютс  следующие числа:

на первом выходе (регистр 23) u i-ui 1/2 + 0 uo v0 1/4 1/2 1/8,

на втором выходе (регистр 22)

ui v0 1/4.

на третьем выходе (регистр 21) v i vi- 1/2 1/8.

Затем процесс осуществл етс  аналогично на вычислительных блоках 1.21 .т.

На втором блоке

v2 - /4, 1 /8, -1 /4, -1 /8 1 /4 иг (1 /4,1 /8); мин(-1 /4, -1 /8) 1 /8 u 2 U2 1/4 + uM 1/32 + 1/8 zi-xiyi (произведение правильное).

Значение переменной ui поступает с выхода мультиплексора 16 на вход регистра 22, с выхода которого осуществл етс  выбор числа ui. Эта величина передзэтс  на второй выход вычислительного блока 1.1. Переменна  vi поступает на коммутатор 20, где осуществл етс  вычитание, константы

1/21, где 1,2rrj.

Вычитание производитс  путем инвертировани  vi относительно старшего разр да, начина  с (j + 1)-го разр да, одновременно инвертируетс  знаковым разр д. Если j-й разр д равен нулю, то HI вертиро- вание не производитс  и передаютс  разр ды , начина  с ( + 1)-го, т. е. в первом блоке формируетс  величина

v i vi - 1 /2 (формула 3). Значение v i передаетс  через регистр 21 на первый выход вычислительного блока 1.1. На третий выход передаетс  п-разр д- ный код (знаковый разр д и (п-1) разр дов мантиссы).

Значение u i ui 1/2; так как на второй вход сумматора 18 подаетс  нулевой константы (в вычислительном блоке 1.1), то этот код ui . 1/2 передаетс  через регистр 23.

Затем производитс  определение величины v 2, ui, u ,| во втором вычислительном блоке 1.2, на входы которого поступают величины v i, m. u i из первого вычислительного блока. Процесс формировани  v 2, 112, u 2 аналогичен тому, как это осуществл етс  в первом вычислительном блоке. В течение m циклов вычислени  переменных

u i, v i, u 2, v 2u m. v m (по сигналам с

первого и второго выходов блока 5 управлени ) на сумматорах 18 последовательно образуютс  суммы переменных 1/2ui

+1/4U2; ... 1/2mum, из которых формируетс 

значение произведени  zi Ј 1 /2 uj.

1

Суммирование всех произведений zi (1 1,2, ..,, S), вход щих в сумму (1), осуществл етс  конвейерно после S + 1 +(n/2 m) тактов, поступающих с блока 5 управлени .

S тактов суммировани  переменных ziZs

осуществл етс  по сигналу 28.3, передаваемому на регистр 3. В результате на выходе

накапливающего сумматора 2 образуетс  общее значение

i

г -- 2, xi у, ,

| 1

которое по сигналу с третьего выхода блока

5 управлени  записываетс  через регистр 3 в выходной регистр 4.

Выходной код поступает на шину 9.

Claims (2)

1. Конвейерное устройство дл  вычислени  сумм произведений, содержащее последовательно соединенные вычислительные блоки, каждый из которых содерс х-ит п ть регистров, сумматор, элементы равнозначности и элементы ИЛИ, отличающеес  тем, что. с целью повышени  быстродействи  и упрощение устройства, в него введены накапливающий сумматор,

Q шестой и седьмой регистры и блок управлени , а в каждый вычислительный блок введены четыре схемы сравнени  два муль- типлексора, блок инверторов и коммутатор, причем входы первой и второй схем сравне5 ни  соединены соответственно с пр мыми и инверсными выходами первого и второго регистров, входы третьей схемы сравнени  соединены с инверсными выходами первого и второго регистров, а входы четвертой - с

Q инверсным выходом второго регистра и пр мым выходом первого регистра, входы первого элемента и третьей схем сравнени  и инверсным выходом четвертой схемы сравнени , входы второго элемента равнозначc ности соединены с пр мым выходом четвертой схемы сравнени  и инверсными выходами третьей и второй схем сравнени , входы третьего элемента равнозначности соединены с пр мым выходом первой схеQ мы сравнени  и инверсными выходами третьей и четвертой схем сравнени , входы четвертого элемента равнозначности соединены с пр мыми выходами четвертой и третьей схем сравнени  и инверсным выхое дом первой схемы сравнени , выходы первого и второго элементов равнозначности соединены с входами первого элемента ИЛИ, входы второго элемента ИЛИ соединены с входами третьего и первого элеменQ тов равнозначности, а входы третьего элемента ИЛИ - с выходами четвертого и третьего элементов равнозначности, выходы первого и второго элементов ИЛИ соединены с управл ющими входами первого

е мультиплексора, а выходы третьего и второго элементов ИЛИ соединены с управл ющими входами второго мультиплексора, информационные входы обои:; мультиплексоров соединены с пр мыми и инверсными выходами первого и второго регистров, выход первого мультиплексора соединен с входом третьего регистра и первым входом сумматора, второй вход которого соединен в каждом вычислительном блоке, кроме первого, с первым выходом пред- ыдущего вычислительного блока, в первом вычислительном блоке этот вход соединен с нулевой шиной, выход третьего регистра соединен.с вторым выходом вычислительного Блока, а выход сумматора со- единен через че1вертый регистр с первым выходом вычислительного блока выходы г. fi + 1)-го по n-й разр дов второго мультиплексора соединены с первым входом ком- мутаторз (где j - номер вычислительного блока; п - разр дность операндов), второй иход коюрого соединен с этими выходами мульти 1лекг.ора через блок инверторов, управл ющий РХОД коммуiaTCDd соединен с выходом j-ro разр да второго мульти- плексора, выход коммутатора соединен че рез п тый регистр с третьим выходном вычислительного блока, входы записи первого и второго регистров в каждом вы исли- тельном блоке соединены с первым выходом блока управлени  а входы записи третьего, четвертого и п того регистров в каждом вычислительном блоке соединены с вторым выходом блока управлени-л выход четвертого регистра последнего вычисли- тельного блока соединен с первым входом накапливающего сумматора устройства, выход которого через шестой регистр соединен с вторым своим входом, вход записи этого регистра соединен с четвертым выходом блока управлени , а выход этого регистра через седьмой регистр соединен с выходной шиной устройства, вход записи седьмого регистра соединен с третьим выходом блока управлени , который св зан также с входом внешней шины запроса, вход блока управлени  соединен с входом шины пуска.

2. Устройство по п. 1, отличающее- ,   , ем, что блек управление содержит генератор импульсов элемент равнозначности , счетчик посто нное запоминающее устройство, тпиггер и формирователь импульсов , при ем установочный вход триггера  вл етс  входов йлока управлени  и подключен к шине пуска устройства, ьыход триггера соединен с в;,эдом формировател  импульсов и первь.м входом элемента равнозначности , второй вход которое соединен с выходом генератора импульсов, выход элемента равнозначности соединен со счетным входом счетчик, выход формиоораюл  импульсов соединен с сходом установки в нуль счетчика, выход которого соединен с входом посто нного запоминающего устройства , выходы которого с первого по чет- вертый соединены соответственно с первого по четвертый выходами блока управлени , четвертый выход посто нного запоминающего устройства соединен также с входом сброса триггера.

Таблица 1

61

Т 1 1

Таблица 2

L 1

Z.rt 9891