JPS62299133A - デイジタル信号多重化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔概要〕 データ信号のビット割当情報から個々のデータ信号を多
重化する装置において、伝送路へ直列出力する並列直列
変換器をデータ信号長のビット割当情報によって制御す
ることにより、多重化と直列変換を同時に実行可能にし
たものである。

〔産業上の利用分野〕

本発明はディジタル信号多重化装置の改良に関するもの
である。

高能率音声符号化伝送方式においては、ＬＰＧ　　（線
型予測）分析や適応ビット割当量子化などの処理を行う
ので、異なるビット長のデータを多重化して伝送する。

従ってこの様なビット長の異なるデータの多重化と直列
伝送を高速かつ容易に実現させる多重化装置の提案が望
まれる。

〔従来の技術〕

従来、高能率音声符号化方式を実現する場合、ハードウ
ェアとしてソフトウェアプログラム可能な半導体からな
る汎用のディジタル・シグナル・プロセッサが用いられ
る。

この場合、ビット長の異なるデータ信号を多重化すると
きでも、ディジタル・シグナル・プロセッサのマイクロ
・プログラム制御によって実行している。

〔発明が解決しようとする問題点〕

上記の従来方式は汎用のプロセッサを使用するため、符
号化から多重化迄全体の処理をプログラムを用いて行な
う。プロセッサの処理速度はプログラムのステップ数に
関係し、ステップ数が多くなるとそれに相応して処理遅
延時間が大となり高速処理が不可能になるという問題点
がある。

〔問題点を解決するための手段〕

上記の問題点は、第１図の本発明の原理図に示すように
、マスククロックに同期して動作される、データ信号が
ロードされる並列直列変換器３とデータ信号ビット長の
値がロードされるダウン力ウタ４とを備え、ダウンカウ
ンタ４が“１　′出力を生じた時、１以下検出回路５が
この出力を検出して、並列直列変換器３からデータ信号
を直列に出力させ、且つ次データ信号と該次データ信号
ビット長の値をメモリ１から並列直列変換器３とダウン
カウタ４へそれぞれロードせしめるように構成した本発
明のディ、ジタル信号多重化装置によって解決される。

〔作用〕

本発明によって設けたダウンカウンタ４はメモリ１から
ビット割当情報であるデータ信号ビット長ウンタ４の値
が１以下になった時、メモリ１、並列直列変換器３並び
にダウンカウンタ４へ信号を与え、次ぎの新しいデータ
信号をメモリ１から並列直列変換器３並びにダウンカウ
ンタ４ヘロードする。

並列直列変換器３に与えられロードされたデータ信号は
マスククロック信号に同期して直列信号として送出され
、多重化出力信号となる。

この様にして、データ信号長の異なる信号が次々に変換
され直列多重化され送出され、データ信号の直列変換と
多重化が同時に行われる。

動作はハードウェア回路によって高速に行わせることが
可能である。

〔実施例〕

図示実施例に従い本発明の詳細な説明する。

第２図は本発明−実施例袋Ｅのプロ・ツク回路図、第３
図は第２図装置の動作タイムチャートである。

第２図において、１１は多重化するデータ信号を保持す
るデータメモリ、また１２は各データ信号に対応するビ
ット割当情報を保持するビットマツプメモリである。１
１と１２はランダムアクセスメモリである。３は並列直
列変換器、４はダウンカウンタ、５は１以下検出回路、
６はアドレスカウンタ、７は論理和回路である。

アドレスカウンタ６、ダウンカウンタ４は多重化処理の
初めに、リセット信号によりリセットされ、′０″とな
る。

リセット時、ダウンカウンタ４の出力が“０″となりこ
れにより、１以下検出回路５の出力は＠０”となる。

並列直列変換器３はデータメモ１首から最初のデータ信
号、例えば“１０”を、またダウンカウンタ４はビット
マツプメモリ２から最初のデータ信号″１０３のビット
長“２”をマスククロックに同期してロードされる。

また１以下検出回路５の出力は、論理和回路７にてマス
タクロフタと論理和がとられているので、並列直列変換
器３、ダウンカウンタ４のロードとともに、アドレスカ
ウンタ６を１カウントアツプする。

並列直列変換器３にロードされたデータ“１０”は１″
、６０゛の順番に従って出力される。

一方、ダウンカウンタ４の出力は“２”、“１′と変化
する。

ダウンカウンタ４の出力が“１″になると、１以下検出
回路の出力が“０”になる。

このとき並列直列変換器３は次ぎのデータ信号、↓ 例えば１００１１’をデータメモリ１から、またダウン
カウンタ４はビットマツプメモリ４の出力からこのデー
タ信号のビット長に応じた値“５”をマスタクロックと
同期してロードされる。

以下同様の過程を繰り返えす。

並列直列変換器３はロードされたデータを直列変換し、
データビット長の異なるデータ信号を次々に多重化させ
直列信号として出力する。

第３図の■〜■は第２図番部の信号を示す。

■はマスタクロフタ信号で、■はフレームの最初に、マ
スククロック信号と同期して発生されるリセット信号、
■はアドレスカウンタのアドレス番る多重化されるべき
ビット長の異なるデータ信号、“１０“、　　＠１００
１１”、　　“０１０“等を示す。

■はこれらの各データ信号のビット長を示すビラ形を示
す。

マスタクロック■に同期してフレームの初めにウンタの
“０”出力により、１以下検出回路出力■が“０”とな
る。

データ■の最初のデータ“１０”が並列直列変換器３へ
、またこのデータ長“２”のビット数が■からダウンカ
ウンタ■に与えられる。

直並列変換器から多重化出力■が送り出され、最初のデ
ータ″１０”はマスタクロックに同期して路にて検出さ
れ■の出力が“０”となる。

次ぎのデータ■の“１００１１”とビット数■の“５”
が前記同様に並列直列変換器３とダウンカウンタ■にロ
ードされ、同様の過程を繰り返す。

〔発明の効果〕

上述の様に本発明によれば、簡単な回路構成にてビット
長の異なるデータ信号の直列多重化を可能とし、処理遅
延の少ない高速度多重化装置を提供するものであり、そ
の作用効果は極めて大きい。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明一実施例装置のブロック回路図、第３図
は本発明一実施例装置の動作タイムチャートを示す。 図において、 １はメモリ、 １１はデータメモリ、 １２はビットマツプメモリ。 ３は並列直列変換器、 ４はダウンカウンタ、 ５は１以下検出回路、 ６はアドレスカウンタ、 ７は論理和回路、 ■〜■は装置各部の信号を示す。 第　　１　　図 本発明−実施例装置のブロック回路図 工　　　２　　　図

Claims (1)

【特許請求の範囲】
1. マスタクロックに同期して、メモリ（１）からデータ信
   号がロードされる並列直列変換器（３）と該データ信号
   ビット長数値がロードされるダウンカウタ（４）とを備
   え、該ダウンカウンタの出力部に１以下検出回路（５）
   を設け、該検出回路（５）の出力にて該並列直列変換器
   （３）から変換された直列データ信号を出力させ、ダウ
   ンカウンタの出力が１以下であることを検出したとき次
   データ信号とデータ信号長をメモリ（１）から該並列直
   列変換器（３）とダウンカウンタ（４）へ、それぞれ供
   給するように構成したことを特徴とするディジタル信号
   多重化装置。