JPS62191915A - 多入力デ−タ記憶装置 - Google Patents
多入力デ−タ記憶装置Info
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- JPS62191915A JPS62191915A JP3352986A JP3352986A JPS62191915A JP S62191915 A JPS62191915 A JP S62191915A JP 3352986 A JP3352986 A JP 3352986A JP 3352986 A JP3352986 A JP 3352986A JP S62191915 A JPS62191915 A JP S62191915A
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- Pending
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- 102100029074 Exostosin-2 Human genes 0.000 abstract description 3
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- 238000010586 diagram Methods 0.000 description 5
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- 102100031699 Choline transporter-like protein 1 Human genes 0.000 description 2
- 102100035954 Choline transporter-like protein 2 Human genes 0.000 description 2
- 102100039497 Choline transporter-like protein 3 Human genes 0.000 description 2
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Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マルチプレクリを用いた多入力データ記憶装
置の改良に関するものである。
置の改良に関するものである。
［従来の技術］
第３図は、従来のマルチプレクサを用いた多入力データ
記憶装置の一例を示７１構成説明図である。
記憶装置の一例を示７１構成説明図である。
第３図において、ｃｈ、１〜ｃｈ、ｎは複数ｎチャンネ
ルのアナログ信号が加えられる入力端子であり、マルチ
プレクサＭＰＸに接続されている。
ルのアナログ信号が加えられる入力端子であり、マルチ
プレクサＭＰＸに接続されている。
ＭＰＸで選択されたアナログ信号は△／Ｄ変換器Ａ／Ｄ
に加えられ、デジタル信号に変換される。
に加えられ、デジタル信号に変換される。
Ａ／Ｄで変換されたデジタル信号は、デジタルメモリＭ
ＥＭに逐次格納される。ＭＥＭに格納されたデジタル信
号は、必要に応じて外部装置ＥＸＴ１に出力される。Ｃ
ＬＫは多入力データ記憶装置全体の動作タイミングを制
御するための基準クロックを出力する基準クロック発生
回路であり、その出力信号は制御回路ＣＴＬ１〜ＣＴＬ
３に加えられている。そして、この基準クロックに従っ
て、ＣＴ Ｌ １はＭＰＸの切換シーケンス信号を発生
し、ＣＴＬ２はＡ／Ｄの動作制御信号を発生し、ＣＴＬ
３はＭＥＭにデジタル信号を格納するための制御信号を
発生する。
ＥＭに逐次格納される。ＭＥＭに格納されたデジタル信
号は、必要に応じて外部装置ＥＸＴ１に出力される。Ｃ
ＬＫは多入力データ記憶装置全体の動作タイミングを制
御するための基準クロックを出力する基準クロック発生
回路であり、その出力信号は制御回路ＣＴＬ１〜ＣＴＬ
３に加えられている。そして、この基準クロックに従っ
て、ＣＴ Ｌ １はＭＰＸの切換シーケンス信号を発生
し、ＣＴＬ２はＡ／Ｄの動作制御信号を発生し、ＣＴＬ
３はＭＥＭにデジタル信号を格納するための制御信号を
発生する。
［発明が解決しようとする問題点コ
しかし、このような従来の構成によれば、チャンネル毎
にサンプリングレートを異ならＶたり、ランダムなシー
ケンスでデータを格納するためには、ＣＴ 、Ｌ １〜
ＣＴＬ３の構成が複雑になってしまう。
にサンプリングレートを異ならＶたり、ランダムなシー
ケンスでデータを格納するためには、ＣＴ 、Ｌ １〜
ＣＴＬ３の構成が複雑になってしまう。
別の方法として、ＣＴＬ１〜ＣＴ１１〜０丁合３イクロ
プロセッサとそのプログラムにより実現することもでき
るが、ソフトウェア処理に相当の時間（例えば１ｍｓ程
度）を要することになり、比較的高速（例えば１Ｑ ｆ
ｌｓ程度）な現象を表わす信号の格納には処理が間に合
わなくなるという問題がある。
プロセッサとそのプログラムにより実現することもでき
るが、ソフトウェア処理に相当の時間（例えば１ｍｓ程
度）を要することになり、比較的高速（例えば１Ｑ ｆ
ｌｓ程度）な現象を表わす信号の格納には処理が間に合
わなくなるという問題がある。
本発明は、このような点に着目してなされたものであり
、その目的は、比較的ｍ ｔｔｔな構成で、比較的高速
の現象を表わす信号をランダムシーケンスに従って格納
できる多入力データ記憶装置を提供することにある。
、その目的は、比較的ｍ ｔｔｔな構成で、比較的高速
の現象を表わす信号をランダムシーケンスに従って格納
できる多入力データ記憶装置を提供することにある。
［問題点を解決するための手段］
このような目的を達成する本発明は、複数チャンネルの
アナログ信号をマルチプレクサを介して選択的にＡ／Ｄ
変換器に加えてデジタル信号に変模し、変換されたデジ
タル信号をメモリに逐次格納ｙるように構成された多入
力データ記憶装置において、マルチプレクサの選択動作
を書き換え可能なメモリに格納されたデータに基づいて
制御する手段を設けたことを特徴とする。
アナログ信号をマルチプレクサを介して選択的にＡ／Ｄ
変換器に加えてデジタル信号に変模し、変換されたデジ
タル信号をメモリに逐次格納ｙるように構成された多入
力データ記憶装置において、マルチプレクサの選択動作
を書き換え可能なメモリに格納されたデータに基づいて
制御する手段を設けたことを特徴とする。
［実施例１
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示ず構成説明図であり、第
３図と同一部分には同一符号をつけている。第１図にお
いて、ＣＭは外部装置Ｅ Ｘ Ｔ ２ ｈｌら加えられ
るマルチプレクサＭＰＸの選択動作を制御するためのデ
ータを格納する書き換え可能なコントロールメモリであ
る。ＣＭＣＴＬは、ＣＭの動作を制御するための制御信
号を出力する制御回路である。
３図と同一部分には同一符号をつけている。第１図にお
いて、ＣＭは外部装置Ｅ Ｘ Ｔ ２ ｈｌら加えられ
るマルチプレクサＭＰＸの選択動作を制御するためのデ
ータを格納する書き換え可能なコントロールメモリであ
る。ＣＭＣＴＬは、ＣＭの動作を制御するための制御信
号を出力する制御回路である。
このように構成された装置の動作について、第２図を用
いて説明する。
いて説明する。
第２図は、４チヤンネルのアナログ信号を［１−２−１
−３−１−２−１−４−・・・」の順でＭＰＸを介して
選択的にΔ／Ｄに加えてデジタル信号に変換し、変換さ
れたデジタル信号を逐次ＭＥＭに格納する例を示してい
る。
−３−１−２−１−４−・・・」の順でＭＰＸを介して
選択的にΔ／Ｄに加えてデジタル信号に変換し、変換さ
れたデジタル信号を逐次ＭＥＭに格納する例を示してい
る。
この場合、ＣＭには、予めＥＸＴ２からＭＰＸの選択シ
ーケンスデータが格納されている。そして、Ａ／Ｄで変
換されたデジタル信号をＭＥＭに格納するのにあたって
は、ＣＭＣＴＬからＣＭにＣＭをアクセスするための基
準クロック信号に同期した制御信号が加えられる。
ーケンスデータが格納されている。そして、Ａ／Ｄで変
換されたデジタル信号をＭＥＭに格納するのにあたって
は、ＣＭＣＴＬからＣＭにＣＭをアクセスするための基
準クロック信号に同期した制御信号が加えられる。
このような構成によれば、△／Ｄで変換されたデジタル
信号をＭＥＭに格納するプロセスではソフトウェアは介
在しないことになり、高速処理が行えることになる。ま
た、回路としては、ＭＰＸの制御に関連したＣＭ、ＣＭ
ＣＴＬおよびＥＸＴ２を設けるだけで、Ａ／Ｄの制御に
関連したＣＴ１−２やＭＥＭの制御に関連したＣＴＬ３
は変更しなくてもよく、比較的容易に構成できる。
信号をＭＥＭに格納するプロセスではソフトウェアは介
在しないことになり、高速処理が行えることになる。ま
た、回路としては、ＭＰＸの制御に関連したＣＭ、ＣＭ
ＣＴＬおよびＥＸＴ２を設けるだけで、Ａ／Ｄの制御に
関連したＣＴ１−２やＭＥＭの制御に関連したＣＴＬ３
は変更しなくてもよく、比較的容易に構成できる。
なお、上記実施例では、ＭＥＭに格納されたデジタル信
号が加えられる出力装置とＭ Ｉ） Ｘの選Ｉ尺動作を
制御するためのデータを古込む装置とが個別に設けられ
ている例を示したが、これら装置が共にマイクロプロセ
ッサとそのソフトウェアにより制御される場合には同一
の装置で実現することもできる。
号が加えられる出力装置とＭ Ｉ） Ｘの選Ｉ尺動作を
制御するためのデータを古込む装置とが個別に設けられ
ている例を示したが、これら装置が共にマイクロプロセ
ッサとそのソフトウェアにより制御される場合には同一
の装置で実現することもできる。
また、チャンネル毎にサンプリングレートを異ならせる
場合には、ＭＰＸにおける各チャンネルの選択周期をサ
ンプリングレートに応じて設定すればよい。
場合には、ＭＰＸにおける各チャンネルの選択周期をサ
ンプリングレートに応じて設定すればよい。
［発明の効果］
以上説明したように、本発明によれば、比較的簡単な構
成で、比較的高速の現象を表わす信号をランダムシーケ
ンスに従って格納できる多入力データ記憶装置が実現で
き、実用上の効果は大きい。
成で、比較的高速の現象を表わす信号をランダムシーケ
ンスに従って格納できる多入力データ記憶装置が実現で
き、実用上の効果は大きい。
第１図は本発明の一実施例を示す構成説明図、第２図は
第１図の動作説明図、第３図は従来の装置の一例を示す
構成シ１明図である。 ＭＰＸ・・・マルチプレクサ、Ａ 、／ Ｄ・・・Ａ／
Ｄ変換器、ＭＥＭ・・・デジタルメモリ、ＥＸＴｌ、２
・・・外部装置、ＣＬ Ｋ・・・基準クロック発生回路
、ＣＴ Ｌ−１〜３・・・υＩ １１１回路、ＣＭ・・
・コントロールメモリ、ＣＭＣＴＬ・・・ＣＭ制御回路
。 第２図 第Ｊ図
第１図の動作説明図、第３図は従来の装置の一例を示す
構成シ１明図である。 ＭＰＸ・・・マルチプレクサ、Ａ 、／ Ｄ・・・Ａ／
Ｄ変換器、ＭＥＭ・・・デジタルメモリ、ＥＸＴｌ、２
・・・外部装置、ＣＬ Ｋ・・・基準クロック発生回路
、ＣＴ Ｌ−１〜３・・・υＩ １１１回路、ＣＭ・・
・コントロールメモリ、ＣＭＣＴＬ・・・ＣＭ制御回路
。 第２図 第Ｊ図
Claims (1)
- 複数チャンネルのアナログ信号をマルチプレクサを介し
て選択的にＡ／Ｄ変換器に加えてデジタル信号に変換し
、変換されたデジタル信号をメモリに逐次格納するよう
に構成された多入力データ記憶装置において、マルチプ
レクサの選択動作を書き換え可能なメモリに格納された
データに基づいて制御する手段を設けたことを特徴とす
る多入力データ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3352986A JPS62191915A (ja) | 1986-02-18 | 1986-02-18 | 多入力デ−タ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3352986A JPS62191915A (ja) | 1986-02-18 | 1986-02-18 | 多入力デ−タ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62191915A true JPS62191915A (ja) | 1987-08-22 |
Family
ID=12389073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3352986A Pending JPS62191915A (ja) | 1986-02-18 | 1986-02-18 | 多入力デ−タ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62191915A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484132B1 (ko) * | 2002-01-29 | 2005-04-18 | 삼성전자주식회사 | 다채널 ａ／ｄ 변환기 및 그 시스템 |
| JP2011160199A (ja) * | 2010-02-01 | 2011-08-18 | Denso Corp | Ａ／ｄ変換処理装置 |
| JP2013118549A (ja) * | 2011-12-05 | 2013-06-13 | Hioki Ee Corp | 信号切替回路およびａ／ｄ変換装置 |
| CN112506390A (zh) * | 2020-12-10 | 2021-03-16 | 北京华宇信息技术有限公司 | 多方文本输入方法及装置 |
-
1986
- 1986-02-18 JP JP3352986A patent/JPS62191915A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484132B1 (ko) * | 2002-01-29 | 2005-04-18 | 삼성전자주식회사 | 다채널 ａ／ｄ 변환기 및 그 시스템 |
| JP2011160199A (ja) * | 2010-02-01 | 2011-08-18 | Denso Corp | Ａ／ｄ変換処理装置 |
| JP2013118549A (ja) * | 2011-12-05 | 2013-06-13 | Hioki Ee Corp | 信号切替回路およびａ／ｄ変換装置 |
| CN112506390A (zh) * | 2020-12-10 | 2021-03-16 | 北京华宇信息技术有限公司 | 多方文本输入方法及装置 |
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