JPS5840654A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS5840654A JPS5840654A JP13779381A JP13779381A JPS5840654A JP S5840654 A JPS5840654 A JP S5840654A JP 13779381 A JP13779381 A JP 13779381A JP 13779381 A JP13779381 A JP 13779381A JP S5840654 A JPS5840654 A JP S5840654A
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- JP
- Japan
- Prior art keywords
- signal
- period
- time
- area
- arithmetic processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、各種の回路装置の制御に用いるマイタロコン
ピュータ等の演算？＆珊張装置関し、特に、この種演算
処理装置に必須のディジタル・アナログ変換に関する構
成を簡単化したものである。
ピュータ等の演算？＆珊張装置関し、特に、この種演算
処理装置に必須のディジタル・アナログ変換に関する構
成を簡単化したものである。
一般に１いわゆるマイクロコンピュータを含むこの種演
算処理装置においては、外部のシーケンスコントローラ
等からの入力データをディジタル”＊により轡定のグロ
グラムに従って演算処理するので、その演算処理の結果
はディジタル信号の４幹ななすがために、所要の一路装
置制御に適しナロダ信号の形態に変換するためのディジ
タル・アナログ変換を行なう必要がある。従来のこの種
演算処理装置におい【は、そのために用いるディジタル
・アナログ変換器が演算処理装置とは別個に分離し【設
けられ、あるいは、回路構成上は演算処理装置ＫＦＩ’
３蔵されていても、装置、としては演算処理装置から分
離して設けられており、したかつ【、１路構成が複雑と
なるばかりでなく。
算処理装置においては、外部のシーケンスコントローラ
等からの入力データをディジタル”＊により轡定のグロ
グラムに従って演算処理するので、その演算処理の結果
はディジタル信号の４幹ななすがために、所要の一路装
置制御に適しナロダ信号の形態に変換するためのディジ
タル・アナログ変換を行なう必要がある。従来のこの種
演算処理装置におい【は、そのために用いるディジタル
・アナログ変換器が演算処理装置とは別個に分離し【設
けられ、あるいは、回路構成上は演算処理装置ＫＦＩ’
３蔵されていても、装置、としては演算処理装置から分
離して設けられており、したかつ【、１路構成が複雑と
なるばかりでなく。
装置が大型となる欠点かあった。
本発明の１的は、上述した従来の欠点ｉｋ除去し、グロ
グラ曙ンダにより、演算ＪｌａｆＩＩＡの結果得られる
出力備考をアナログ信号の形１１Ｋして取出し得るよう
Ｋして、囲路構成を簡単にするとと−Ｋ、装置が小型に
なるようにした演算処理装置を提供することＫある。
グラ曙ンダにより、演算ＪｌａｆＩＩＡの結果得られる
出力備考をアナログ信号の形１１Ｋして取出し得るよう
Ｋして、囲路構成を簡単にするとと−Ｋ、装置が小型に
なるようにした演算処理装置を提供することＫある。
以下に図面を参照して本発明の詳細な説明する。
本発明演算処理装置の構成例′ｉｋ：臨１図に示す。
図示の構成例において、１は、タイマを内蔵した通常の
いわゆるマイクロコンピュータでアリ、２は制御入力端
子群、３はデータ入力端子群、４は演算出力端子群、５
および６はディジタル・アナログ変換出力端子であり、
７および８を工、後述するように周期的、間欠点に得ら
れるデジタル・変換出力信号を抵抗引、鼠２、コンデン
サＣ１および抵抗翼３．鼠４、コンデンサＣ２よりなる
積分回路乃至低域通過フィルタをそれぞれ介して礒出す
積分出力端子である。
いわゆるマイクロコンピュータでアリ、２は制御入力端
子群、３はデータ入力端子群、４は演算出力端子群、５
および６はディジタル・アナログ変換出力端子であり、
７および８を工、後述するように周期的、間欠点に得ら
れるデジタル・変換出力信号を抵抗引、鼠２、コンデン
サＣ１および抵抗翼３．鼠４、コンデンサＣ２よりなる
積分回路乃至低域通過フィルタをそれぞれ介して礒出す
積分出力端子である。
つぎに、上述した構成による本発明演算処理装置の動作
を′ａ！図に示すタイムチャートを参照して説明する。
を′ａ！図に示すタイムチャートを参照して説明する。
制御入力端子群２を介して外部のシーケンスコントロー
ラ等から波形ムに示すように時間幅Ｔｌの方形波形を有
する制御信号が供給される。一方、データ入力端子群蔦
３を介して外部のアナログφディジタル変換器等からデ
ータ信号か供給され、上述の制御信号とともにマイクロ
コンピュータ１に加えられて、制御信号に応じたグログ
ラムに従い、つぎのようＫし【演算処−が施される。
ラ等から波形ムに示すように時間幅Ｔｌの方形波形を有
する制御信号が供給される。一方、データ入力端子群蔦
３を介して外部のアナログφディジタル変換器等からデ
ータ信号か供給され、上述の制御信号とともにマイクロ
コンピュータ１に加えられて、制御信号に応じたグログ
ラムに従い、つぎのようＫし【演算処−が施される。
すなわち、マイクロコンピュータＩＫ内Ｈしたタイマに
より演算１埋時間を、波形ＣＫ示すように、周期Ｔとと
に区分するとともに１各周期Ｔをさらに時間領域ム、Ｂ
およびＣＫ区分する。しかして、波形ムに示した制御信
号の時間長丁ｌを周期長！より長く設定しておけば、制
御信号、印加の直後における周期Ｔ内の時間領域Ａには
、その制御信号か必ず印加されて−１るの〒１その制御
信号を入力して、波形ＩＫ示すように、時間長〒２の制
御入力信号を形成し、引続く時間領域Ｂにて端子３から
のデータ入力信号に制御入力信号に応じた轡定のプログ
ラムに従って演算処理を施す・その演算処理の結果得ら
れたディジタル信号の一部は、演算出力端子群４を介し
て直ちに’ｊｌＬ出され。
より演算１埋時間を、波形ＣＫ示すように、周期Ｔとと
に区分するとともに１各周期Ｔをさらに時間領域ム、Ｂ
およびＣＫ区分する。しかして、波形ムに示した制御信
号の時間長丁ｌを周期長！より長く設定しておけば、制
御信号、印加の直後における周期Ｔ内の時間領域Ａには
、その制御信号か必ず印加されて−１るの〒１その制御
信号を入力して、波形ＩＫ示すように、時間長〒２の制
御入力信号を形成し、引続く時間領域Ｂにて端子３から
のデータ入力信号に制御入力信号に応じた轡定のプログ
ラムに従って演算処理を施す・その演算処理の結果得ら
れたディジタル信号の一部は、演算出力端子群４を介し
て直ちに’ｊｌＬ出され。
ディジタル信号の形！ＩＫて制御し得る各Ｓ回路装置に
印加される。一方、アナログ信号の形＠にて制御される
各部−ＩＩ妓装に印加するために、このディジタル演算
出力信号をアナログ信号に変換するディジタル・アナロ
グ変換が、引続く時間領域ＣＫて行なわれる。すなわち
、時間領域１から時間領域Ｃに移行すると、直ちに１出
カポ−）５および６が論理レベル＠０”から′″ｌ″に
切換えられ、波形ＣＫ示すように１時間領域Ｃを通じて
高論理レベル＠１”に保持される。しかして、その最初
の周期〒に引続く各周期においても、演算ＩＩ＆種の結
果得られたディタル信号値に応じた周期数の期間に１つ
て、それぞれの時間領域ＣＫてその高論理レベル＠ｒか
保持される。即ち、ディジタル演算出力信号が複数周期
に亘って間欠的に現われるパルス幅Ｃのパルス列に変換
される。そしてこのパルス電圧値を上述した積分回路乃
至低域通過フィルタにて積分すれば、％に１いわゆるデ
ィジタル・アナログ変換を行なわずしてアナログ演算出
力信号が得られることＫなり、ＣＲ積分１１１路により
平滑され【直流化したアナログ信号が得られる。
印加される。一方、アナログ信号の形＠にて制御される
各部−ＩＩ妓装に印加するために、このディジタル演算
出力信号をアナログ信号に変換するディジタル・アナロ
グ変換が、引続く時間領域ＣＫて行なわれる。すなわち
、時間領域１から時間領域Ｃに移行すると、直ちに１出
カポ−）５および６が論理レベル＠０”から′″ｌ″に
切換えられ、波形ＣＫ示すように１時間領域Ｃを通じて
高論理レベル＠１”に保持される。しかして、その最初
の周期〒に引続く各周期においても、演算ＩＩ＆種の結
果得られたディタル信号値に応じた周期数の期間に１つ
て、それぞれの時間領域ＣＫてその高論理レベル＠ｒか
保持される。即ち、ディジタル演算出力信号が複数周期
に亘って間欠的に現われるパルス幅Ｃのパルス列に変換
される。そしてこのパルス電圧値を上述した積分回路乃
至低域通過フィルタにて積分すれば、％に１いわゆるデ
ィジタル・アナログ変換を行なわずしてアナログ演算出
力信号が得られることＫなり、ＣＲ積分１１１路により
平滑され【直流化したアナログ信号が得られる。
なお、上述した構成例においては、波形ＡＫ示した制御
信号とマイクロコンピュータ１とは非同期式としたため
に１前述したように、制御信号の時間長Ｔｌ＆−周期Ｔ
より長（して１時間領域ムにて、必ず波形１１［示した
制御入力信号が得られるようにしたが、外部のシーケン
スコントローラ等からの制御信号とマイクロコンピュー
タ１とＹＭ期弐にした場合における本発明演算処理装置
の動作の他の態様ｖ＠３図に示すタイムチャー）Ｋつい
てつぎに説明する。
信号とマイクロコンピュータ１とは非同期式としたため
に１前述したように、制御信号の時間長Ｔｌ＆−周期Ｔ
より長（して１時間領域ムにて、必ず波形１１［示した
制御入力信号が得られるようにしたが、外部のシーケン
スコントローラ等からの制御信号とマイクロコンピュー
タ１とＹＭ期弐にした場合における本発明演算処理装置
の動作の他の態様ｖ＠３図に示すタイムチャー）Ｋつい
てつぎに説明する。
第３図示の態様による本発明装置の動作においては、マ
イタロコンピュータにて波形ＡＫ示すような周期ｉの同
期パルス列な送出し、各部回路装置に同期動作な行なわ
せる０例えば外部のシーケンスコントローラから、波４
ＢＫ示すように、同期パルス列の周期ＴＫ等しい時間幅
の同期信号を発生させ、第１図示の構成における制御信
号とし【マイクロコンビエータＩＫ入力する。波形１１
に示した同期信号の始端から時点ｔ１までの時間領域−
に″Ｃ制御入力信号を形成し、別途入力したデータ信号
に前述の例におけると同様の演算処理を引続く残余の時
間領域（ｋｌ Ｋて施し、その時間領域（ｂｌの終端ｔ
２にて出力ボート５．６を高論理レベル＠ｌ″に切換え
る。しかして、出カポ−） ５．６ Ｋは、第１図示の
構成におけるｃｍ積分回路との接続の前にラッチ回路を
それぞれ介挿しておき、時間領域（ｂ）Ｋ引続く時間領
域（＠）の始端ｔ２にて切換えられた高論理レベルをそ
れぞれラッチし、上述した演算処理の結果に対応させて
、波形ＣおよびＤＫそれぞれ示すように１時点ｔ３およ
びｔ４までそれぞれ保持させる。そしてその保持時間に
対応した量のアナログ演算出力信号をＣＲ積分回路を介
し【取出し得るようにする。なお、かかるＣＲ積分崗賂
における積分時間を短縮するＫは、第１図に示した構成
のＣＢ時定数回路を２段縦続Ｉ＆続して２次低域通過フ
ィルタを構成することもできる。
イタロコンピュータにて波形ＡＫ示すような周期ｉの同
期パルス列な送出し、各部回路装置に同期動作な行なわ
せる０例えば外部のシーケンスコントローラから、波４
ＢＫ示すように、同期パルス列の周期ＴＫ等しい時間幅
の同期信号を発生させ、第１図示の構成における制御信
号とし【マイクロコンビエータＩＫ入力する。波形１１
に示した同期信号の始端から時点ｔ１までの時間領域−
に″Ｃ制御入力信号を形成し、別途入力したデータ信号
に前述の例におけると同様の演算処理を引続く残余の時
間領域（ｋｌ Ｋて施し、その時間領域（ｂｌの終端ｔ
２にて出力ボート５．６を高論理レベル＠ｌ″に切換え
る。しかして、出カポ−） ５．６ Ｋは、第１図示の
構成におけるｃｍ積分回路との接続の前にラッチ回路を
それぞれ介挿しておき、時間領域（ｂ）Ｋ引続く時間領
域（＠）の始端ｔ２にて切換えられた高論理レベルをそ
れぞれラッチし、上述した演算処理の結果に対応させて
、波形ＣおよびＤＫそれぞれ示すように１時点ｔ３およ
びｔ４までそれぞれ保持させる。そしてその保持時間に
対応した量のアナログ演算出力信号をＣＲ積分回路を介
し【取出し得るようにする。なお、かかるＣＲ積分崗賂
における積分時間を短縮するＫは、第１図に示した構成
のＣＢ時定数回路を２段縦続Ｉ＆続して２次低域通過フ
ィルタを構成することもできる。
つぎに１本発明演算処理装置の上述したような！１様に
よる演算処理過糧の例を第４−（ム）のフローチャート
に示し、そのうちのディジタルｅアナログ変換過程の例
な同図（ＩＩ）のフローチャートに示し、さらに、マイ
クロコンピュータＩＫ内蔵した演算処理用ランダムアク
セスメモリ（ＲＡＭ）の記憶内容の本発明に直接関連し
た部分の構成を同図（Ｃ） Ｋ示しておく。
よる演算処理過糧の例を第４−（ム）のフローチャート
に示し、そのうちのディジタルｅアナログ変換過程の例
な同図（ＩＩ）のフローチャートに示し、さらに、マイ
クロコンピュータＩＫ内蔵した演算処理用ランダムアク
セスメモリ（ＲＡＭ）の記憶内容の本発明に直接関連し
た部分の構成を同図（Ｃ） Ｋ示しておく。
以上の説明から明らかなよ５に、本発明によれば、従来
とは異なり、通常のマイクロコンピュータに別途ディジ
タル・アナログ変換器を付加することなく、回路構成の
簡単な変更のみにより、適切なプログラミングのもとに
、演算処理と併わせて所要のディジタル・アナログ変換
を行なうことができ、各回路装置の制御に会費なアナロ
グ制御信号を従来に比してはるかに簡単かつ小型の装置
により演算結果から直接に得ることができる。
とは異なり、通常のマイクロコンピュータに別途ディジ
タル・アナログ変換器を付加することなく、回路構成の
簡単な変更のみにより、適切なプログラミングのもとに
、演算処理と併わせて所要のディジタル・アナログ変換
を行なうことができ、各回路装置の制御に会費なアナロ
グ制御信号を従来に比してはるかに簡単かつ小型の装置
により演算結果から直接に得ることができる。
第１図は本発明演算処理装置の構成例を示すブロック曽
１ｍ、１１１２図は同じくその動作の態様の例を示すタ
イムチャー）、雛１図は同じくその動作の態様の他の例
を示すタイムチャート、第４図（ム）、（１）および（
Ｃ）は同じくその動作の態様および１１の構成の例なそ
れぞれ示す７ｇ−チャートおよび同図である。 ！−マイクロコンピュータ、 ２．１−入力端子、 ４．５．６・・・演算出力
端子、１．８・・・ディジタル・アナローブ変換出力端
子。 特許出願人 キャノン株式会社 第３図
１ｍ、１１１２図は同じくその動作の態様の例を示すタ
イムチャー）、雛１図は同じくその動作の態様の他の例
を示すタイムチャート、第４図（ム）、（１）および（
Ｃ）は同じくその動作の態様および１１の構成の例なそ
れぞれ示す７ｇ−チャートおよび同図である。 ！−マイクロコンピュータ、 ２．１−入力端子、 ４．５．６・・・演算出力
端子、１．８・・・ディジタル・アナローブ変換出力端
子。 特許出願人 キャノン株式会社 第３図
Claims (1)
- 【特許請求の範囲】 ｌ）外部信号の入力、その外部信号の演算Ｊ６１１およ
び演算処理結果の出力をそれぞれの動作期間を分けて順
次に行ない、演算Ｊ６場結果を出力する期間の始端にて
出力信号を所定の論理レベルにするとともＫ、その論理
レベルを保持する期間長を前記演算４６１１結果に対応
させることＫより、アナログ出力信号を取出すようにし
たことを特徴とする演算島ｍ装置。 意） ％許請求の範ＩＩ第千項記載の演算Ｊ６１１懐
置におい【、所定の周期にて反復動作させるとともに各
周期を前記それぞれの動作期間に区分し、前記入力およ
び１演算処理を行なう周期およびその周期に引続く周期
におい【前記出力信号を所定の論理レベルに保持する動
作期間の反復回数を前記演算処理結果に対応させるよう
Ｋしたことな特徴とする演算処理装置。 ３） 特許請求の範８１１１項または第２＠記載の演算
部ｍ装置において、内部もしくは外部のタイ−１（、、
より制御しＣｖＮ記それぞれの動作期間を設定するよう
にしたことＶ％黴とする演算Ｊ１６埋俟置。 ４） 特許請求の範囲第ｉ項また＆Ｘ第２項記載の演算
Ｊ６１Ｊ懺置において、西部または外部のタイマによる
割込み命令に応じて前記それぞれの動作期間による時分
割動作ｖｓｉ始するよ）にしたことＶ＊徴とする演算処
理装置。 ｉ）特許請求の範ＩｓＩ第２項記載の演算処理結果にお
いて、内部または外部のタイマにより制御して前記所定
の周期を設定するようｙシｆ＝ことを特徴とする演算部
ｇ＃Ａ装置。 ６）４１許請求の＠−第１項乃至集５寝記載の嗜算ＩＩ
＆震装置において、前記出力信号の＾定Ｖ）論理レベル
保持をラッチ−路により行なうようＫしたことを特徴と
する演算４６１１妓置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13779381A JPS5840654A (ja) | 1981-09-03 | 1981-09-03 | 演算処理装置 |
| US08/317,780 US6052075A (en) | 1981-09-03 | 1994-10-04 | Data processing device having a D/A function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13779381A JPS5840654A (ja) | 1981-09-03 | 1981-09-03 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5840654A true JPS5840654A (ja) | 1983-03-09 |
Family
ID=15206975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13779381A Pending JPS5840654A (ja) | 1981-09-03 | 1981-09-03 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840654A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133938U (ja) * | 1984-08-01 | 1986-03-01 | ヤンマーディーゼル株式会社 | 内燃機関の冷却装置 |
-
1981
- 1981-09-03 JP JP13779381A patent/JPS5840654A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133938U (ja) * | 1984-08-01 | 1986-03-01 | ヤンマーディーゼル株式会社 | 内燃機関の冷却装置 |
| JPH0234447Y2 (ja) * | 1984-08-01 | 1990-09-17 |
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