JPS5840654A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS5840654A JPS5840654A JP13779381A JP13779381A JPS5840654A JP S5840654 A JPS5840654 A JP S5840654A JP 13779381 A JP13779381 A JP 13779381A JP 13779381 A JP13779381 A JP 13779381A JP S5840654 A JPS5840654 A JP S5840654A
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- JP
- Japan
- Prior art keywords
- signal
- period
- time
- area
- arithmetic processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、各種の回路装置の制御に用いるマイタロコン
ピュータ等の演算?&珊張装置関し、特に、この種演算
処理装置に必須のディジタル・アナログ変換に関する構
成を簡単化したものである。
ピュータ等の演算?&珊張装置関し、特に、この種演算
処理装置に必須のディジタル・アナログ変換に関する構
成を簡単化したものである。
一般に1いわゆるマイクロコンピュータを含むこの種演
算処理装置においては、外部のシーケンスコントローラ
等からの入力データをディジタル”*により轡定のグロ
グラムに従って演算処理するので、その演算処理の結果
はディジタル信号の4幹ななすがために、所要の一路装
置制御に適しナロダ信号の形態に変換するためのディジ
タル・アナログ変換を行なう必要がある。従来のこの種
演算処理装置におい【は、そのために用いるディジタル
・アナログ変換器が演算処理装置とは別個に分離し【設
けられ、あるいは、回路構成上は演算処理装置KFI’
3蔵されていても、装置、としては演算処理装置から分
離して設けられており、したかつ【、1路構成が複雑と
なるばかりでなく。
算処理装置においては、外部のシーケンスコントローラ
等からの入力データをディジタル”*により轡定のグロ
グラムに従って演算処理するので、その演算処理の結果
はディジタル信号の4幹ななすがために、所要の一路装
置制御に適しナロダ信号の形態に変換するためのディジ
タル・アナログ変換を行なう必要がある。従来のこの種
演算処理装置におい【は、そのために用いるディジタル
・アナログ変換器が演算処理装置とは別個に分離し【設
けられ、あるいは、回路構成上は演算処理装置KFI’
3蔵されていても、装置、としては演算処理装置から分
離して設けられており、したかつ【、1路構成が複雑と
なるばかりでなく。
装置が大型となる欠点かあった。
本発明の1的は、上述した従来の欠点ik除去し、グロ
グラ曙ンダにより、演算JlafIIAの結果得られる
出力備考をアナログ信号の形11Kして取出し得るよう
Kして、囲路構成を簡単にするとと−K、装置が小型に
なるようにした演算処理装置を提供することKある。
グラ曙ンダにより、演算JlafIIAの結果得られる
出力備考をアナログ信号の形11Kして取出し得るよう
Kして、囲路構成を簡単にするとと−K、装置が小型に
なるようにした演算処理装置を提供することKある。
以下に図面を参照して本発明の詳細な説明する。
本発明演算処理装置の構成例′ik:臨1図に示す。
図示の構成例において、1は、タイマを内蔵した通常の
いわゆるマイクロコンピュータでアリ、2は制御入力端
子群、3はデータ入力端子群、4は演算出力端子群、5
および6はディジタル・アナログ変換出力端子であり、
7および8を工、後述するように周期的、間欠点に得ら
れるデジタル・変換出力信号を抵抗引、鼠2、コンデン
サC1および抵抗翼3.鼠4、コンデンサC2よりなる
積分回路乃至低域通過フィルタをそれぞれ介して礒出す
積分出力端子である。
いわゆるマイクロコンピュータでアリ、2は制御入力端
子群、3はデータ入力端子群、4は演算出力端子群、5
および6はディジタル・アナログ変換出力端子であり、
7および8を工、後述するように周期的、間欠点に得ら
れるデジタル・変換出力信号を抵抗引、鼠2、コンデン
サC1および抵抗翼3.鼠4、コンデンサC2よりなる
積分回路乃至低域通過フィルタをそれぞれ介して礒出す
積分出力端子である。
つぎに、上述した構成による本発明演算処理装置の動作
を′a!図に示すタイムチャートを参照して説明する。
を′a!図に示すタイムチャートを参照して説明する。
制御入力端子群2を介して外部のシーケンスコントロー
ラ等から波形ムに示すように時間幅Tlの方形波形を有
する制御信号が供給される。一方、データ入力端子群蔦
3を介して外部のアナログφディジタル変換器等からデ
ータ信号か供給され、上述の制御信号とともにマイクロ
コンピュータ1に加えられて、制御信号に応じたグログ
ラムに従い、つぎのようKし【演算処−が施される。
ラ等から波形ムに示すように時間幅Tlの方形波形を有
する制御信号が供給される。一方、データ入力端子群蔦
3を介して外部のアナログφディジタル変換器等からデ
ータ信号か供給され、上述の制御信号とともにマイクロ
コンピュータ1に加えられて、制御信号に応じたグログ
ラムに従い、つぎのようKし【演算処−が施される。
すなわち、マイクロコンピュータIK内Hしたタイマに
より演算1埋時間を、波形CK示すように、周期Tとと
に区分するとともに1各周期Tをさらに時間領域ム、B
およびCK区分する。しかして、波形ムに示した制御信
号の時間長丁lを周期長!より長く設定しておけば、制
御信号、印加の直後における周期T内の時間領域Aには
、その制御信号か必ず印加されて−1るの〒1その制御
信号を入力して、波形IK示すように、時間長〒2の制
御入力信号を形成し、引続く時間領域Bにて端子3から
のデータ入力信号に制御入力信号に応じた轡定のプログ
ラムに従って演算処理を施す・その演算処理の結果得ら
れたディジタル信号の一部は、演算出力端子群4を介し
て直ちに’jlL出され。
より演算1埋時間を、波形CK示すように、周期Tとと
に区分するとともに1各周期Tをさらに時間領域ム、B
およびCK区分する。しかして、波形ムに示した制御信
号の時間長丁lを周期長!より長く設定しておけば、制
御信号、印加の直後における周期T内の時間領域Aには
、その制御信号か必ず印加されて−1るの〒1その制御
信号を入力して、波形IK示すように、時間長〒2の制
御入力信号を形成し、引続く時間領域Bにて端子3から
のデータ入力信号に制御入力信号に応じた轡定のプログ
ラムに従って演算処理を施す・その演算処理の結果得ら
れたディジタル信号の一部は、演算出力端子群4を介し
て直ちに’jlL出され。
ディジタル信号の形!IKて制御し得る各S回路装置に
印加される。一方、アナログ信号の形@にて制御される
各部−II妓装に印加するために、このディジタル演算
出力信号をアナログ信号に変換するディジタル・アナロ
グ変換が、引続く時間領域CKて行なわれる。すなわち
、時間領域1から時間領域Cに移行すると、直ちに1出
カポ−)5および6が論理レベル@0”から′″l″に
切換えられ、波形CK示すように1時間領域Cを通じて
高論理レベル@1”に保持される。しかして、その最初
の周期〒に引続く各周期においても、演算II&種の結
果得られたディタル信号値に応じた周期数の期間に1つ
て、それぞれの時間領域CKてその高論理レベル@rか
保持される。即ち、ディジタル演算出力信号が複数周期
に亘って間欠的に現われるパルス幅Cのパルス列に変換
される。そしてこのパルス電圧値を上述した積分回路乃
至低域通過フィルタにて積分すれば、%に1いわゆるデ
ィジタル・アナログ変換を行なわずしてアナログ演算出
力信号が得られることKなり、CR積分111路により
平滑され【直流化したアナログ信号が得られる。
印加される。一方、アナログ信号の形@にて制御される
各部−II妓装に印加するために、このディジタル演算
出力信号をアナログ信号に変換するディジタル・アナロ
グ変換が、引続く時間領域CKて行なわれる。すなわち
、時間領域1から時間領域Cに移行すると、直ちに1出
カポ−)5および6が論理レベル@0”から′″l″に
切換えられ、波形CK示すように1時間領域Cを通じて
高論理レベル@1”に保持される。しかして、その最初
の周期〒に引続く各周期においても、演算II&種の結
果得られたディタル信号値に応じた周期数の期間に1つ
て、それぞれの時間領域CKてその高論理レベル@rか
保持される。即ち、ディジタル演算出力信号が複数周期
に亘って間欠的に現われるパルス幅Cのパルス列に変換
される。そしてこのパルス電圧値を上述した積分回路乃
至低域通過フィルタにて積分すれば、%に1いわゆるデ
ィジタル・アナログ変換を行なわずしてアナログ演算出
力信号が得られることKなり、CR積分111路により
平滑され【直流化したアナログ信号が得られる。
なお、上述した構成例においては、波形AK示した制御
信号とマイクロコンピュータ1とは非同期式としたため
に1前述したように、制御信号の時間長Tl&−周期T
より長(して1時間領域ムにて、必ず波形11[示した
制御入力信号が得られるようにしたが、外部のシーケン
スコントローラ等からの制御信号とマイクロコンピュー
タ1とYM期弐にした場合における本発明演算処理装置
の動作の他の態様v@3図に示すタイムチャー)Kつい
てつぎに説明する。
信号とマイクロコンピュータ1とは非同期式としたため
に1前述したように、制御信号の時間長Tl&−周期T
より長(して1時間領域ムにて、必ず波形11[示した
制御入力信号が得られるようにしたが、外部のシーケン
スコントローラ等からの制御信号とマイクロコンピュー
タ1とYM期弐にした場合における本発明演算処理装置
の動作の他の態様v@3図に示すタイムチャー)Kつい
てつぎに説明する。
第3図示の態様による本発明装置の動作においては、マ
イタロコンピュータにて波形AK示すような周期iの同
期パルス列な送出し、各部回路装置に同期動作な行なわ
せる0例えば外部のシーケンスコントローラから、波4
BK示すように、同期パルス列の周期TK等しい時間幅
の同期信号を発生させ、第1図示の構成における制御信
号とし【マイクロコンビエータIK入力する。波形11
に示した同期信号の始端から時点t1までの時間領域−
に″C制御入力信号を形成し、別途入力したデータ信号
に前述の例におけると同様の演算処理を引続く残余の時
間領域(kl Kて施し、その時間領域(blの終端t
2にて出力ボート5.6を高論理レベル@l″に切換え
る。しかして、出カポ−) 5.6 Kは、第1図示の
構成におけるcm積分回路との接続の前にラッチ回路を
それぞれ介挿しておき、時間領域(b)K引続く時間領
域(@)の始端t2にて切換えられた高論理レベルをそ
れぞれラッチし、上述した演算処理の結果に対応させて
、波形CおよびDKそれぞれ示すように1時点t3およ
びt4までそれぞれ保持させる。そしてその保持時間に
対応した量のアナログ演算出力信号をCR積分回路を介
し【取出し得るようにする。なお、かかるCR積分崗賂
における積分時間を短縮するKは、第1図に示した構成
のCB時定数回路を2段縦続I&続して2次低域通過フ
ィルタを構成することもできる。
イタロコンピュータにて波形AK示すような周期iの同
期パルス列な送出し、各部回路装置に同期動作な行なわ
せる0例えば外部のシーケンスコントローラから、波4
BK示すように、同期パルス列の周期TK等しい時間幅
の同期信号を発生させ、第1図示の構成における制御信
号とし【マイクロコンビエータIK入力する。波形11
に示した同期信号の始端から時点t1までの時間領域−
に″C制御入力信号を形成し、別途入力したデータ信号
に前述の例におけると同様の演算処理を引続く残余の時
間領域(kl Kて施し、その時間領域(blの終端t
2にて出力ボート5.6を高論理レベル@l″に切換え
る。しかして、出カポ−) 5.6 Kは、第1図示の
構成におけるcm積分回路との接続の前にラッチ回路を
それぞれ介挿しておき、時間領域(b)K引続く時間領
域(@)の始端t2にて切換えられた高論理レベルをそ
れぞれラッチし、上述した演算処理の結果に対応させて
、波形CおよびDKそれぞれ示すように1時点t3およ
びt4までそれぞれ保持させる。そしてその保持時間に
対応した量のアナログ演算出力信号をCR積分回路を介
し【取出し得るようにする。なお、かかるCR積分崗賂
における積分時間を短縮するKは、第1図に示した構成
のCB時定数回路を2段縦続I&続して2次低域通過フ
ィルタを構成することもできる。
つぎに1本発明演算処理装置の上述したような!1様に
よる演算処理過糧の例を第4−(ム)のフローチャート
に示し、そのうちのディジタルeアナログ変換過程の例
な同図(II)のフローチャートに示し、さらに、マイ
クロコンピュータIK内蔵した演算処理用ランダムアク
セスメモリ(RAM)の記憶内容の本発明に直接関連し
た部分の構成を同図(C) K示しておく。
よる演算処理過糧の例を第4−(ム)のフローチャート
に示し、そのうちのディジタルeアナログ変換過程の例
な同図(II)のフローチャートに示し、さらに、マイ
クロコンピュータIK内蔵した演算処理用ランダムアク
セスメモリ(RAM)の記憶内容の本発明に直接関連し
た部分の構成を同図(C) K示しておく。
以上の説明から明らかなよ5に、本発明によれば、従来
とは異なり、通常のマイクロコンピュータに別途ディジ
タル・アナログ変換器を付加することなく、回路構成の
簡単な変更のみにより、適切なプログラミングのもとに
、演算処理と併わせて所要のディジタル・アナログ変換
を行なうことができ、各回路装置の制御に会費なアナロ
グ制御信号を従来に比してはるかに簡単かつ小型の装置
により演算結果から直接に得ることができる。
とは異なり、通常のマイクロコンピュータに別途ディジ
タル・アナログ変換器を付加することなく、回路構成の
簡単な変更のみにより、適切なプログラミングのもとに
、演算処理と併わせて所要のディジタル・アナログ変換
を行なうことができ、各回路装置の制御に会費なアナロ
グ制御信号を従来に比してはるかに簡単かつ小型の装置
により演算結果から直接に得ることができる。
第1図は本発明演算処理装置の構成例を示すブロック曽
1m、1112図は同じくその動作の態様の例を示すタ
イムチャー)、雛1図は同じくその動作の態様の他の例
を示すタイムチャート、第4図(ム)、(1)および(
C)は同じくその動作の態様および11の構成の例なそ
れぞれ示す7g−チャートおよび同図である。 !−マイクロコンピュータ、 2.1−入力端子、 4.5.6・・・演算出力
端子、1.8・・・ディジタル・アナローブ変換出力端
子。 特許出願人 キャノン株式会社 第3図
1m、1112図は同じくその動作の態様の例を示すタ
イムチャー)、雛1図は同じくその動作の態様の他の例
を示すタイムチャート、第4図(ム)、(1)および(
C)は同じくその動作の態様および11の構成の例なそ
れぞれ示す7g−チャートおよび同図である。 !−マイクロコンピュータ、 2.1−入力端子、 4.5.6・・・演算出力
端子、1.8・・・ディジタル・アナローブ変換出力端
子。 特許出願人 キャノン株式会社 第3図
Claims (1)
- 【特許請求の範囲】 l)外部信号の入力、その外部信号の演算J611およ
び演算処理結果の出力をそれぞれの動作期間を分けて順
次に行ない、演算J6場結果を出力する期間の始端にて
出力信号を所定の論理レベルにするとともK、その論理
レベルを保持する期間長を前記演算4611結果に対応
させることKより、アナログ出力信号を取出すようにし
たことを特徴とする演算島m装置。 意) %許請求の範II第千項記載の演算J611懐
置におい【、所定の周期にて反復動作させるとともに各
周期を前記それぞれの動作期間に区分し、前記入力およ
び1演算処理を行なう周期およびその周期に引続く周期
におい【前記出力信号を所定の論理レベルに保持する動
作期間の反復回数を前記演算処理結果に対応させるよう
Kしたことな特徴とする演算処理装置。 3) 特許請求の範8111項または第2@記載の演算
部m装置において、内部もしくは外部のタイ−1(、、
より制御しCvN記それぞれの動作期間を設定するよう
にしたことV%黴とする演算J16埋俟置。 4) 特許請求の範囲第i項また&X第2項記載の演算
J61J懺置において、西部または外部のタイマによる
割込み命令に応じて前記それぞれの動作期間による時分
割動作vsi始するよ)にしたことV*徴とする演算処
理装置。 i)特許請求の範IsI第2項記載の演算処理結果にお
いて、内部または外部のタイマにより制御して前記所定
の周期を設定するようyシf=ことを特徴とする演算部
g#A装置。 6)41許請求の@−第1項乃至集5寝記載の嗜算II
&震装置において、前記出力信号の^定V)論理レベル
保持をラッチ−路により行なうようKしたことを特徴と
する演算4611妓置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13779381A JPS5840654A (ja) | 1981-09-03 | 1981-09-03 | 演算処理装置 |
US08/317,780 US6052075A (en) | 1981-09-03 | 1994-10-04 | Data processing device having a D/A function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13779381A JPS5840654A (ja) | 1981-09-03 | 1981-09-03 | 演算処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5840654A true JPS5840654A (ja) | 1983-03-09 |
Family
ID=15206975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13779381A Pending JPS5840654A (ja) | 1981-09-03 | 1981-09-03 | 演算処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5840654A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6133938U (ja) * | 1984-08-01 | 1986-03-01 | ヤンマーディーゼル株式会社 | 内燃機関の冷却装置 |
-
1981
- 1981-09-03 JP JP13779381A patent/JPS5840654A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6133938U (ja) * | 1984-08-01 | 1986-03-01 | ヤンマーディーゼル株式会社 | 内燃機関の冷却装置 |
JPH0234447Y2 (ja) * | 1984-08-01 | 1990-09-17 |
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