JPS5840655A - 演算処理装置制御方式 - Google Patents
演算処理装置制御方式Info
- Publication number
- JPS5840655A JPS5840655A JP13779481A JP13779481A JPS5840655A JP S5840655 A JPS5840655 A JP S5840655A JP 13779481 A JP13779481 A JP 13779481A JP 13779481 A JP13779481 A JP 13779481A JP S5840655 A JPS5840655 A JP S5840655A
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- JP
- Japan
- Prior art keywords
- arithmetic processing
- output
- signal
- analog signal
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、いわゆるマイクロコンピュータ等の演算処理
装置の制御方式に関し、％に、演算処理装置に人力アナ
ログ信号に対するアナログ・ディジタル変換機能および
出力アナログ信号を得るためのディジタル・アナログ変
換機能を付与するようＫしたものである。
装置の制御方式に関し、％に、演算処理装置に人力アナ
ログ信号に対するアナログ・ディジタル変換機能および
出力アナログ信号を得るためのディジタル・アナログ変
換機能を付与するようＫしたものである。
従来のこの積演算処理装置においては、装置内のディジ
タル処理に会費な人力アナログ信号に対するアナログ・
ディジタル変換器およびディジタル処理の結果に対応し
た出力アナログ信号を得るためのディジタル・アナログ
変換［１１１１をそれぞれ別個の装置として付加するよ
うになっているのが一般であり、それらの変換器の双方
あるいは一方を内蔵した演算処理装置もあったが、かか
る従来装置は、単に、通常の変換回路な演算＃＆埋装置
の回路と同一チップ上に併置した形態を有するに過ぎず
、同第構成が複雑となる欠点かあった。
タル処理に会費な人力アナログ信号に対するアナログ・
ディジタル変換器およびディジタル処理の結果に対応し
た出力アナログ信号を得るためのディジタル・アナログ
変換［１１１１をそれぞれ別個の装置として付加するよ
うになっているのが一般であり、それらの変換器の双方
あるいは一方を内蔵した演算処理装置もあったが、かか
る従来装置は、単に、通常の変換回路な演算＃＆埋装置
の回路と同一チップ上に併置した形態を有するに過ぎず
、同第構成が複雑となる欠点かあった。
本発明の目的を工、上述した従来の欠点を除去し。
イワユルマイクロコンピュータ等の演算処理装置におけ
る演算処理のプログラミングな変更することＫより入力
アナログ信号に対するアナログ・ディジタル変換機能お
よび出力アナログ信号を得るためのディジタル・アナロ
グ変換機能を付与するよ５にした演算処理装置制御方式
を提供することＫある。
る演算処理のプログラミングな変更することＫより入力
アナログ信号に対するアナログ・ディジタル変換機能お
よび出力アナログ信号を得るためのディジタル・アナロ
グ変換機能を付与するよ５にした演算処理装置制御方式
を提供することＫある。
以下に図面を参照して本発明を峰！ＩＩＫ説明する。
まず、本発明方式により制御する演算処理装置の構成例
を第１図に示す０図示の構成において、ｌは入力アナロ
グ信号を制御人力信号に応じて演算処理するいわゆるマ
イクロコンピュータ、２は１１１Ｊ御人力信号用入力端
子、３は入力アナログ信号用入力端子、４は出力ボート
群、４′はアナログ・ディジタル変換用針数開始信号出
力端子、５および６はディジタル・アナログ変換出力信
号用出力ボート、１および８はディジタル・アナログ変
換出力信号用出力端子、９はゲート回路、ｉｏは積分回
路、１１は比較回路、２′はアナログ・ディジタル変換
用計数停止信号人力端子であり、それらの各構成要素が
図示のように接続されている。
を第１図に示す０図示の構成において、ｌは入力アナロ
グ信号を制御人力信号に応じて演算処理するいわゆるマ
イクロコンピュータ、２は１１１Ｊ御人力信号用入力端
子、３は入力アナログ信号用入力端子、４は出力ボート
群、４′はアナログ・ディジタル変換用針数開始信号出
力端子、５および６はディジタル・アナログ変換出力信
号用出力ボート、１および８はディジタル・アナログ変
換出力信号用出力端子、９はゲート回路、ｉｏは積分回
路、１１は比較回路、２′はアナログ・ディジタル変換
用計数停止信号人力端子であり、それらの各構成要素が
図示のように接続されている。
つぎに、かかる構成の演算処理装置の本発明制御方式に
よる動作の態様を第２図に示すタイムチャートを参照し
て説明する。マイクロコンピュータＩにおいては、内蔵
のタイマにより制御して、波形１に示すように、その演
算処理を周期ＴＫて繰返し行なうとともに、その周期τ
ｔＦ９Ｔ定の時間領域Ａ 、 Ｉｌｌ 、 Ｂ２および
ＣＫ区分し、時間領域ムにて、波形ムに示す制御入力信
号を受付け【その制御入力信号による処理命令を解読し
、解読した処理命令が入力アナログ信号に対するアナロ
グ・ディジタル変換命令であっ１こときＫは、時間領櫨
ムから時間領域Ｂｌに格付した時点にて波形Ｃに示すゲ
ートパルスを端子４′に出方すると同時に、内蔵のタイ
マによるクロック信号の計数な開始する。
よる動作の態様を第２図に示すタイムチャートを参照し
て説明する。マイクロコンピュータＩにおいては、内蔵
のタイマにより制御して、波形１に示すように、その演
算処理を周期ＴＫて繰返し行なうとともに、その周期τ
ｔＦ９Ｔ定の時間領域Ａ 、 Ｉｌｌ 、 Ｂ２および
ＣＫ区分し、時間領域ムにて、波形ムに示す制御入力信
号を受付け【その制御入力信号による処理命令を解読し
、解読した処理命令が入力アナログ信号に対するアナロ
グ・ディジタル変換命令であっ１こときＫは、時間領櫨
ムから時間領域Ｂｌに格付した時点にて波形Ｃに示すゲ
ートパルスを端子４′に出方すると同時に、内蔵のタイ
マによるクロック信号の計数な開始する。
一方、出力端子４′からのゲートパルスは、ゲート回路
９ｔ′介して積分回路１０に加わり、その積分出力とし
て波形りに示す鋸歯状波形信号が発生さｎる。その鋸−
状波信号を比１１２回ＷＩｌｌに導いて入力端子３から
の入力アナログ信号とのレベル比較を行ない、鋸歯状波
形の信号レベルか入力アナログ信号の信号レベルＰな超
えた時点ｔに波形ＥＫ示す比較出力パルス誉発生させる
。そしてこの比較出力パルスを計数停止信号として、入
力端子２′を介し、ｉイクロコンピュータＩＫ導いてさ
きに開始したクロック＜ｇ号の計数を停止させると、そ
の停止時におけるクロックｈａ櫨は、波形ＤＫ示した人
力アナログ信、号の信号レベルＰに相当し、アナログ・
ディジタル変換出力のディジタル１ｉｆｔとり、−Ｃマ
イクロコンピュータ１内に記憶される。
９ｔ′介して積分回路１０に加わり、その積分出力とし
て波形りに示す鋸歯状波形信号が発生さｎる。その鋸−
状波信号を比１１２回ＷＩｌｌに導いて入力端子３から
の入力アナログ信号とのレベル比較を行ない、鋸歯状波
形の信号レベルか入力アナログ信号の信号レベルＰな超
えた時点ｔに波形ＥＫ示す比較出力パルス誉発生させる
。そしてこの比較出力パルスを計数停止信号として、入
力端子２′を介し、ｉイクロコンピュータＩＫ導いてさ
きに開始したクロック＜ｇ号の計数を停止させると、そ
の停止時におけるクロックｈａ櫨は、波形ＤＫ示した人
力アナログ信、号の信号レベルＰに相当し、アナログ・
ディジタル変換出力のディジタル１ｉｆｔとり、−Ｃマ
イクロコンピュータ１内に記憶される。
ついで、１イクロコンビユーメ１においては、引続（時
間領域８２ Ｋで、上述の変換出力ディジタル値に対す
るＰ９Ｔ装の演算処理を竹ない、七〇屓鼻処理の結果は
、その一部を出力ポート詳４を介し、ディジタル信号の
形４！［ｊのままにて取出丁とともに、他の一部をアナ
ログ信号に変快坏て皐出すために出力ポート５および６
に供給する。
間領域８２ Ｋで、上述の変換出力ディジタル値に対す
るＰ９Ｔ装の演算処理を竹ない、七〇屓鼻処理の結果は
、その一部を出力ポート詳４を介し、ディジタル信号の
形４！［ｊのままにて取出丁とともに、他の一部をアナ
ログ信号に変快坏て皐出すために出力ポート５および６
に供給する。
ついで、出力ポート５および６においてＱ工、時間領域
Ｃの始ｆｌｌｌＫて出力信号レベルを高−理しペル″ｍ
１”Ｋ切換え今とともに１時間領域Ｂ２における演算処
理により得たところのディジタル（直に対応したタイ建
ングにてその出力信号レベルを低論理レベル＠０″に切
換える。したがって、出カポ−）５および６には、演算
出力結果のディジタル値に対応したパルス幅を有する波
形ＦＫ示すような情隊処理出力パルスが現われ、演算処
理結果のディジタル値がすべて°ｌ′″のときくは、波
形Ｇに示すよ）Ｋ１時間領領域の全域に亘るパルス権の
演算処理出力パルスとなり、演算処理結果のディジタル
値かすべＣ＠Ｏ”のときには、波形Ｈに示すように、極
めて狭いパルス物の演算処理出力パルスとなる。なお、
演算処理結果のディジタル値に対応したタイミングによ
って切換わる調理レベルのかかる関係は、演算処理の１
０グラムにより上述したのとは逆の関係にもなし得るこ
と勿緬である。
Ｃの始ｆｌｌｌＫて出力信号レベルを高−理しペル″ｍ
１”Ｋ切換え今とともに１時間領域Ｂ２における演算処
理により得たところのディジタル（直に対応したタイ建
ングにてその出力信号レベルを低論理レベル＠０″に切
換える。したがって、出カポ−）５および６には、演算
出力結果のディジタル値に対応したパルス幅を有する波
形ＦＫ示すような情隊処理出力パルスが現われ、演算処
理結果のディジタル値がすべて°ｌ′″のときくは、波
形Ｇに示すよ）Ｋ１時間領領域の全域に亘るパルス権の
演算処理出力パルスとなり、演算処理結果のディジタル
値かすべＣ＠Ｏ”のときには、波形Ｈに示すように、極
めて狭いパルス物の演算処理出力パルスとなる。なお、
演算処理結果のディジタル値に対応したタイミングによ
って切換わる調理レベルのかかる関係は、演算処理の１
０グラムにより上述したのとは逆の関係にもなし得るこ
と勿緬である。
しかして、出力ポート５および６に埃われたかかる演算
処理結果パルスは、それぞれのＣＲ槓分回路により積分
されて平滑され、演算処理結果のディジタ、ル値に対応
した菫の７ナログ稙に直流化されて、アナログ信号の形
態の演算処理出力が得られる。
処理結果パルスは、それぞれのＣＲ槓分回路により積分
されて平滑され、演算処理結果のディジタ、ル値に対応
した菫の７ナログ稙に直流化されて、アナログ信号の形
態の演算処理出力が得られる。
、以上の動作説明においては、本発明方式により制御す
るマイクロコンピュータｌｈ外部のシーケンスコントロ
ーラ等とを非同期としたので、波形ムに示した制御人力
信号の時間長を演算処理周期Ｔを超えた時間長にして、
その制御入力係号を時間領域ムにて必ず受付は得るよう
にしたが、マイクロコンピユータｉｌｌシーケンスコン
トローラ婢とを同期式にし１こ場合における第１１示の
構成による演算処理装置の動作の態様を第３商に示すタ
イムチャートを参照して以下に説明する。
るマイクロコンピュータｌｈ外部のシーケンスコントロ
ーラ等とを非同期としたので、波形ムに示した制御人力
信号の時間長を演算処理周期Ｔを超えた時間長にして、
その制御入力係号を時間領域ムにて必ず受付は得るよう
にしたが、マイクロコンピユータｉｌｌシーケンスコン
トローラ婢とを同期式にし１こ場合における第１１示の
構成による演算処理装置の動作の態様を第３商に示すタ
イムチャートを参照して以下に説明する。
すなわち、マイクロコンピュータ１の濱Ｘ 処理周期と
同期した波形Ａに示す同期パルスフＩＪを外部シーケン
スコントローラから受ケタマイクロコンピュータｌにお
いては、波形ＢＫ示すように、曲述の動作ｇ様における
と同様に周期Ｔを区分した初期の時間領域Ａにて制御入
力信号を解読し、引Ｗｃき、時間領域Ｂｌ ［て入力ア
ナログ（Ｍ号のアナログ・ディジタル変換、時間領域Ｂ
２ ＫてＦ９ｒ 豊の櫃算処坤、時間頭＃Ｃにて演算処
理結果のディジタル値のディジタル・アナログ変換をそ
れぞれ行なう、そしてその演算処理結果のディジタル値
に対応した、波形ＣＫ示すようにパルス−１３、あるい
は、波形ＤＫ示すようにパルス幅ｔ４を有する演算処理
出力パルスを発生させて積分し、アナログ信号の形態に
して取出すこと箭述と同様である。
同期した波形Ａに示す同期パルスフＩＪを外部シーケン
スコントローラから受ケタマイクロコンピュータｌにお
いては、波形ＢＫ示すように、曲述の動作ｇ様における
と同様に周期Ｔを区分した初期の時間領域Ａにて制御入
力信号を解読し、引Ｗｃき、時間領域Ｂｌ ［て入力ア
ナログ（Ｍ号のアナログ・ディジタル変換、時間領域Ｂ
２ ＫてＦ９ｒ 豊の櫃算処坤、時間頭＃Ｃにて演算処
理結果のディジタル値のディジタル・アナログ変換をそ
れぞれ行なう、そしてその演算処理結果のディジタル値
に対応した、波形ＣＫ示すようにパルス−１３、あるい
は、波形ＤＫ示すようにパルス幅ｔ４を有する演算処理
出力パルスを発生させて積分し、アナログ信号の形態に
して取出すこと箭述と同様である。
なお、第１凶示の構成における各出力ポート５゜６のＣ
鼠積分Ｈ路における積分時間を短縮するには、図示と同
様のＣＲ時定数回路ｔ２段鹸続桜続して２次低域通過フ
ィルタを構成するのが好適である。
鼠積分Ｈ路における積分時間を短縮するには、図示と同
様のＣＲ時定数回路ｔ２段鹸続桜続して２次低域通過フ
ィルタを構成するのが好適である。
つぎに、本発明方式により制−し１こ演算処理装＆にお
ける上述のような動作の遇ｉをフローチャートにして第
４図（＾）に示し、そのうち、ディジタル拳アナログ変
換の過程をフローチャートにして同図（Ｂ）に示し、マ
イクロコンピュータｌＫ内蔵したランダムアクセスメモ
リ（ＲＡＭ）に記憶させり演算処理結果のデータ記憶の
構成を同図（Ｃ）に示してお（。
ける上述のような動作の遇ｉをフローチャートにして第
４図（＾）に示し、そのうち、ディジタル拳アナログ変
換の過程をフローチャートにして同図（Ｂ）に示し、マ
イクロコンピュータｌＫ内蔵したランダムアクセスメモ
リ（ＲＡＭ）に記憶させり演算処理結果のデータ記憶の
構成を同図（Ｃ）に示してお（。
以上の説明から明らかｔように、、本発明によれば、従
来の演算処理装置においては咄常のマイクロコンピュー
タにそれぞれ外部してぃ／、−アナログ−ｆイジタル変
挾器、およびディジタル・アナログ変換ａの機能を、マ
イクロコンピュータのプロゲラきングを適切に変更する
ことにより清算処理過程に取込んで、アナログディジタ
ルｆ換、演算処理およびディジタル・アナログ変換の全
機能なグログラミングにより実行させることかできる。
来の演算処理装置においては咄常のマイクロコンピュー
タにそれぞれ外部してぃ／、−アナログ−ｆイジタル変
挾器、およびディジタル・アナログ変換ａの機能を、マ
イクロコンピュータのプロゲラきングを適切に変更する
ことにより清算処理過程に取込んで、アナログディジタ
ルｆ換、演算処理およびディジタル・アナログ変換の全
機能なグログラミングにより実行させることかできる。
第１図は本発明方式により制＃Ｔる演算処理装置の構成
例な示すブロック線−１第２図は同じくその動作の態様
の例を示すタイムチャート、第３図は同じく七の動作の
態様の他の例を示すタイムチャート、第４図（Ａ）、（
Ｂ）は同じ（その漬算処坤過程およびディジタル・アナ
ログ変保過程の例を示す鬼れ図、第４ ［！Ｗ ＬＣ）
は演算処理結果のデータ記憶の態様の例を示す線−であ
る。 ｌ・−・マイクロコンピュータ、 ２ 、２’、 ３ 、４ 、４’、 ＆ 、 ６ 、７
、８・・・入出力端子（出力ポート）、９・・・ゲー
ト回路、 ｌＯ・・・積分回路、１１・・・比較回
路。 物許出願人 キャノン株式会社 １０ ｑ 第２図 第３図 （Ｂ）
例な示すブロック線−１第２図は同じくその動作の態様
の例を示すタイムチャート、第３図は同じく七の動作の
態様の他の例を示すタイムチャート、第４図（Ａ）、（
Ｂ）は同じ（その漬算処坤過程およびディジタル・アナ
ログ変保過程の例を示す鬼れ図、第４ ［！Ｗ ＬＣ）
は演算処理結果のデータ記憶の態様の例を示す線−であ
る。 ｌ・−・マイクロコンピュータ、 ２ 、２’、 ３ 、４ 、４’、 ＆ 、 ６ 、７
、８・・・入出力端子（出力ポート）、９・・・ゲー
ト回路、 ｌＯ・・・積分回路、１１・・・比較回
路。 物許出願人 キャノン株式会社 １０ ｑ 第２図 第３図 （Ｂ）
Claims (1)
- 制御入力信号に応じて入力アナログ信号のレベルに対応
した時間長な計数するプログラムと、前記時間長を計数
した結果を前記制御入力信号に応じて演算処理するグロ
グラムと、その演算処理の結果に対応させて出力信号を
所定の論理レベルに保持する期間長を設定するプログラ
ムとな備え、前記期間長に対応した出力アナログ信号な
城出すよ５Ｋしたことを特徴とする演算処理装置制御方
式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13779481A JPS5840655A (ja) | 1981-09-03 | 1981-09-03 | 演算処理装置制御方式 |
| US08/317,780 US6052075A (en) | 1981-09-03 | 1994-10-04 | Data processing device having a D/A function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13779481A JPS5840655A (ja) | 1981-09-03 | 1981-09-03 | 演算処理装置制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5840655A true JPS5840655A (ja) | 1983-03-09 |
Family
ID=15207001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13779481A Pending JPS5840655A (ja) | 1981-09-03 | 1981-09-03 | 演算処理装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840655A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116753A (en) * | 1977-03-23 | 1978-10-12 | Yokogawa Hokushin Electric Corp | Analogue arithmetic unit |
-
1981
- 1981-09-03 JP JP13779481A patent/JPS5840655A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116753A (en) * | 1977-03-23 | 1978-10-12 | Yokogawa Hokushin Electric Corp | Analogue arithmetic unit |
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