KR970002842B1 - 인터폴래션 샘플 및 홀드회로 - Google Patents

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Description

인터폴래션 샘플 및 홀드회로

제1도는 종래의 스테레오 인터폴래션 필터회로도.

제2도의 (a)와 (b)는 제1도의 데이타 출력파형도.

제3도는 본 발명의 인터폴래션 샘플 및 홀드회로도.

제4도는 제3도의 인터폴래션 샘플 및 홀더부의 상세회로도.

제5도는 제4도의 제l-제3지연부 등가회로도.

제6도는 제4도의 멀티플렉서 상세회로도.

제7도의 (a) 내지 (e)는 제4도의 클럭신호 및 입/출력 타이밍도.

제8도는 제3도의 샘플 및 홀드 데이타 입력파형도.

제9도는 제3도의 샘플 및 홀드 데이타 출력파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 레프트/라이트 데이타 입력부 2 : 멀티플렉서

3 : 파이프 라인 램 4 : 레프트/라이트 세어드 롬

5 : 타임 세링 곱셈기 6 : 인터폴래션 샘플/홀더부

6-1, 6-3, 6-4 : 제1-3지연부 6-2 : 멀티플렉서

본 발명은 인터폴래션 샘플 및 홀드회로에 관한 것으로, 특히 스테레오 신호처리시 한개의 채널을 통해서 스테레오신호를 오버샘플링하여 보내고자할 때 스테레오신호를 한개의 채널로 M배 오버샘플링 인터폴래션시키기에 적당하도록 한 인터폴래션 샘플 및 홀드회로에 관한 것이다.

종래의 스테레오 인터폴래션 필터회로도는 첨부된 도면 제1도에 도시된 바와같이, 레프트/라이트 채널의 데이타를 각각 입력하는 레프트/라이트 데이타 입력부(10), (11)와, 상기 레프트/라이트 데이타 입력부(10), (11)로부터의 레프트/라이트 데이타에 담겨진 N비트의 신호와 각각의 제1, 2램(14),(15)에서 시프된 신호중에서 콘벌루션을 위해서 선택하여 상기 제1, 2램(14), (15)에 출력하는 제1, 2멀티플렉서(12), (13)와, 상기 제1, 2램(14), (15)에 저장된 레프트/라이트 데이타의 N비트 신호와 각각의 제1, 2롬(16), (17)에 저장된 상수와 연산을 하여 그 연산결과에 의해 레프트/라이트 신호(LS/RS)를 출력하는 제1, 2곱셈기(18), (19)로 구성된다.

이와같이 구성된 종래의 스테레오 인터폴래션 필터회로는 스테레오신호를 라이트 채널과 레프트 채널로 분리하여 신호를 처리하는 것으로, 입력신호가 라이트 신호인가 아니면 레프트 신호인가만 다를뿐이지 신호를 처리하는 동작은 완전히 같다.

즉 레프트 채널을 예를들어 설명하면 다음과 같다.

입력신호가 직렬로 레프트 데이타 입력부(10)의 왼쪽단에 들어오면 이 신호는 여기에서 병렬신호로 바뀌고 이 병렬신호는 신호처리를 위해 기다린다. 그리고 제1램(l4)에 담겨진 순차적인 입력 데이타와 제1롬(16)에 담겨진 필터의 상수가 제1곱셈기(18)에서 곱해지면서 콘벌루션 연산을 하게 된다.

이때 이 콘벌루션 연산을 하기 위해 순차적인 입력 데이타가 시프트되면서 피드백되어 제1멀티플렉서(12)를 통해 상기 제1램(14)의 입력단으로 다시 들어오면서 데이타는 시프트되고, 이렇게 상기 제1램(14)에 담겨져 있는 데이타가 한번 순환하면서 콘벌루션을 끝내면 상기 레프트 데이타 입력부(10)에 대기중이던 데이타가 상기 제1멀티플렉서(12)를 통해 상기 제1램(14)에 입력되며 상기 제1램(14)의 마지막임 제1곱셈기(18)에 있는 N비트의 데이타는 버려지게 된다.

이러한 일련의 과정을 거쳐 레프트/라이트 채널(LS/RS)의 출력은 제2도의 (a)와 (b)에서와 같은 신호로 출력된다.

그러나 이와같은 종래의 스테레오 인터폴래션 필터회로는 라이트 신호와 레프트 신호가 똑같은 신호처리과정을 가지고 있음에도 불구하고 이를 활용하지 못하고 같은 하드웨어 2개를 이용하여 신호를 처리하고 있어서 칩사이즈의 면적이 커질뿐만 아니라 소비전력면에서도 좋지 않은 결과를 나타내는 문제점이 있었다.

본 발명은 이와같은 종래의 문제점을 감안하여 또다른 디지탈 필터를 쓰지 않고 간단한 샘플/홀드 회로를 이용하여 스테레오 시그마-델타 변조기에서 레프트 채널의 신호와 라이트 채널의 신호가 T주기로 교대로 들어올 때 이것을 가지고 T/M주기로 M배 오버샘플링시킴으로써 칩사이즈를 줄이고 제어신호를 간단하게 함과 아울러 소비전류를 줄일 수 있도록 한 인터폴래션 샘플 및 홀드회로를 창안한 것으로, 이하 본 발명을 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.

제3도는 본 발명의 인터폴래션 샘플 및 홀드 회로도로서 이에 도시한 바와같이, 레프트/라이트 채널의 데이타를 분리하지 않고 입력하는 레프트/라이트 데이타 입력부(1)와, 1사이클의 콘벌루션이 끝날때마다 입력신호를 상기 레프트/라이트 데이타 입력부(1)에서 받아 파이프 라인드 램(3)에 출력하는 멀티플렉서(2)와, 상기 파이프 라인드 램(3)에 저장된 순차적인 레프트/라이트 데이타와 레프트/라이트 세어드 롬(4)에 저장된 필터상수를 콘벌루션 연산을 하여 출력하는 타임 세링 곱셈기(5)와, 상기 타임 세링 곱셈기(5)를 통해 혼합된 상태로 출력되는 레프트/라이트 신호를 입력받아 섞어서 오버샘플링하여 출력하는 인터폴래션 샘플/흘더부(6)로 구성한다.

제4도는 제3도의 인터폴래션 샘플 및 홀더부 상세회로도로서 이에 도시한 바와같이, 입력되는 스테레오데이타(SDI)를 제1클럭신호(CK1)의 제어에 의해 지연시켜 출력하는 제1지연부(6-1)와, 타측단(D1)에 입력되는 상기 제1지연부(6-1)의 출력신호와 일측단(D0)에 입력된 최종 출력단의 신호(SDO)를 선택단자(S)의 제2클럭신호(CK2)에 의해 선택하여 출력(Z)하는 멀티플렉서(6-2)와, 상기 멀티플렉서(6-2)의 출력을 입력받아 제3클럭신호(CK3)의 제어에 의해 지연시켜 순차적으로 최종 출력단(SDO)에 출력하는 제2,3지연부(6-3), (6-4)로 구성한다.

제5도와 제6도는 제4도의 지연부 및 멀티플렉서 상세회로도로서 이에 도시한 바와같이, 지연부는 데이타입력신호(IN)를 소오스가 전원단자(VDD)에 접속된 피모스 트랜지스터(PM1)의 게이트와 소오스가 접지된 엔모스 트랜지스터(NM2)의 게이트에 각각 인가하고 클럭신호(CK)를 소오스가 상기 엔모스 트랜지스터(NM2)의 드레인에 접속된 엔모스 트랜지스터(NM1)의 게이트와 소오스가 피모스 트랜지스터(PM3)의 드레인에 접속된 피모스 트랜지스터(PM4)의 게이트에 공통인가하며 인버터(I1)에 의한 상기 클럭신호(CK)를 소오스가 상기 피모스 트랜지스터(PM1)의 드레인에 접속된 피모스 트랜지스터(PM2)의 게이트에 인가함과 아울러 소오스가 상기 엔모스 트랜지스터(NM4)의 드레인에 접속된 엔모스 트랜지스터(NM3)의 게이트에 인가하고 상기 피모스/엔모스 트랜지스터(PM2, TM1)의 드레인이 상기 피모스/엔모스 트랜지스터(PM3, NM4)의 게이트에 인가하여 상기 피모스/엔모터 트랜지스터(PM4, NM3)의 드레인을 통해 출력(OUT)하도록 구성하고, 또한 멀티플렉서는 일측신호(D0)를 소오스가 전원단자(VDD)에 접속된 피모스 트랜지스터(PM5)의 게이트와 소오스가 접지된 엔모스 트랜지스터(NM6)의 게이트에 각각 인가하고 타측신호(D1)는 피모스/엔모스 트랜지스터(PM7, NM8)의 게이트에 인가하며 선택신호(S)를 소오스가 피모스 트랜지스터(PM5)의 드레인에 접속된 피모스 트랜지스터(PM6)의 게이트와 소오스가 엔모스 트랜지스터(NM8)의 드레인에 접속된 엔모스 트랜지스터(NM7)의 게이트에 인가하고 인버터(I1)에 의한 상기 선택신호(S)를 소오스가 상기 엔모스 트랜지스터(NM6)의 드레인에 접속된 엔모스 트랜지스터(NM5)의 게이트와 소오스가 상기 피모스 트랜지스터(PM7)의 드레인에 접속된 피모스 트랜지스터(PM8)의 게이트에 인가하며 상기 피모스/엔모스 트랜지스터(PM6, NM5)의 드레인이 공통 접속되어 상기 피모스/엔모스 트랜지스터(PM8, NM7)의 드레인 및 인버터(I3)를 통해 출력(Z)하도록 구성한다.

이와같이 구성된 본 발명의 작용, 효과를 제3도 내지 제9도를 참조하여 상세히 설명하면 다음과 같다.

먼저 제3도에서 1개의 입력핀을 통해 N비트의 디지탈 데이타(L/RD)가 레프트/라이트 데이타 입력부(1)에 입력되는데 이때의 이 데이타는 샘플링 프리퀸시 동안에 라이트 신호와 레프트 신호가 각각 들어온다.

여기에 들어온 신호는 멀티플렉서(2)를 통해 파이프 라인드 램(3)에 들어가게 되므로 상기 파이프 라인드 램(3)에는 라이트 신호와 레프트 신호가 교대로 있고, 디지탈 필터링을 하기 위한 콘벌루션 데이타가 M탭만큼 스택되어 있어서 여기에 쌓여진 데이타는 선입선출방식으로 출력되면서 타임 세링 곱셈기(5)에서 필터상수인 레프트/라이트 세어드 롬(4)의 값과 콘벌루션 연산을 하고 상기 멀티플렉서(2)를 통해 다시 상기 파이프 라인드 램(3)에 입력된다.

이 과정에서 상기 타임 세링 곱셈기(5)에서는 레프트 신호와 라이트 신호를 따로 연산하지 않고 상기 1개의 레프트/라이트 세어드 롬(4)에 레프트, 라이트 각각 연산을 하여 그 결과가 어큐뮬레이터에 저장된 뒤 1사이클의 콘벌루션이 끝나게 되면 제8도와 같이 혼합되어 있는 상태로 인터폴래션 샘플/홀더부(6)에 데이타가 전달되고, 이 데이타는 상기와 같은 과정을 통해 처리되었기 때문에 레프트 신호와 라이트 신호가 일정한 주기를 갖고 교대로 존재해 있다.

그런데 시그마-델타 디지탈/아날로그 변환기의 시그마-델타 변조를 위해서는 더욱 높은 주파수로 오버샘플링되어야 하는데, 디지탈 필터를 더 사용할 수도 있지만 이렇게 될 경우 효율에 비해 칩코스트가 열악해지므로 제4도와 같은 인터폴래션 샘플/홀더부(6)를 이용하여 제9도와 같이 섞어서 오버샘플링하여 주파수를 K배(예로 8배)로 올리고자 한다.

즉 제4도의 제1지연부(6-1)의 입력에 제8도의 'L1'신호가 입력되는데 여기에 입력되는 스테레오 데이타(SDI)는 T의 주기를 갖고 레프트 신호와 라이트 신호가 교대로 들어오고, 제7도의 (d)와 같이 상기 레프트 신호(L1)가 들어왔을 때 제7도의 (b)와 같은 제1클럭신호(CK1)가 토글하여 이 데이타는 상기 제1지연부(6-1)에 저장된다. 여기서 상기 제1지연부(6-1)는 제5도의 등가회로에서와 같이 로우레벨의 제1클럭신호(CK1)에 의해 피모스/엔모스 트랜지스터(PM1, PM2, NM1, NM2, NM4)는 오프되고 피모스/엔모스 트랜지스터(PM3, PM4, NM3)는 온되어 출력값(OUT)을 갖는다.

이 상태에서 T주기후 라이트 신호(R1)가 들어오기 바로 앞서 멀티플렉서(6-2)의 선택단(S)에 입력되는 제7도의 (a)에서와 같이 제2클럭신호(CK2)가 로우에서 하이로 되면서 상기 레프트 신호(L1)는 제2지연부 (6-3)로 옮겨진다. 여기서 상기 멀티플렉서(6-2)는 제6도에서와 같이 하이레벨의 선택신호(S)에 의해 피모스/엔모스 트랜지스터(PM5, PM 6, NM5, NM6, NM8)는 오프되고 피모스/엔모스 트랜지스터(PM7, PM8, NM7)는 온되어 인버터(I3)를 거쳐 출력값(Z)을 갖는다.

이후 제2지연부(6-3)에서 제7도의 (c)에서와 같이 제3클럭신호(CK3)의 1클럭후 상기 제1클럭신호(CK1)가 토글하고 상기 제2지연부(6-3)에 담겨진 레프트 신호(L1)는 제3지연부(6-4)로 옮겨지고, 상기 라이트 신호(R1)는 제2지연부(6-3)에 옮겨지고 나서 상기 멀티플렉서(6-2)의 선택단(S)의 제2클럭신호(CK2)는 로우레벨로 떨어지게 된다. 이 상태에서는 제2지연부(6-3), 제3지연부(6-4), 멀티플렉서(6-2)의 일측단(D0) 및 출력단(Z)의 루프가 형성되어 상기 제3클럭신호(CK3)의 주기로 출력된다.

예를들어 8배의 오버샘플링 인터폴래션을 할 경우 상기 제3클럭신호(CK3)의 주기는 T/8이 된다. 이렇게 될 경우는 레프트 신호와 라이트 신호를 교대로 인터폴래션 시키면서 8배로 오버샘플링할 수 있다.

따라서 제7도의 (d) 및 제8도와 같은 스테레오 입력신호(SDI)를 받아서 제4도의 인터폴래션 샘플/홀더부(6)에 의해 제3지연부(6-4)에서 출력되는 데이타(SDO)는 제7도의 (e) 및 제9도와 같이 8배 오버샘플링 인터폴래이트된 신호를 얻을 수 있다.

이상에서 상세히 설명한 바와같이 본 발명은 또다른 디지탈 필터를 쓰지 않고 간단한 샘플/홀드 회로를 이용하여 스테레오 시그마-델타 변조기에서 레프트 채널의 신호와 라이트 채널의 신호가 T주기로 교대로 들어올 때 이것을 가지고 T/M주기로 M배 오버샘플링시킴으로써 칩사이즈를 줄이고 제어신호를 간단하게 함과 아울러 소비전류를 줄일 수 있는 효과가 있다.

Claims (5)

1. 레프트/라이트 채널의 데이타를 분리하지 않고 입력하는 레프트/라이트 데이타 입력부(1)와, 1사이클의 콘벌루션이 끝날때마다 입력신호를 상기 레프트/라이트 데이타 입력부(1)에서 받아 파이프 라인드 램(3)에 출력하는 멀티플렉서(2)와, 상기 파이프 라인드 램(3)에 저장된 순차적인 레프트/라이트 데이타와 레프트/라이트 세어드 롬(4)에 저장된 필터상수를 콘벌루션 연산을 하여 출력하는 타임 세링 곱셈기(5)와, 상기 타임 세링 곱셈기(5)를 통해 혼합된 상태로 출력되는 레프트/라이트 신호를 입력받아 섞어서 오버샘플링하여 출력하는 인터폴래션 샘플/홀더부(6)로 구성함을 특징으로 하는 인터폴래션 샘플 및 홀더회로.
2. 제l항에 있어서, 인터폴래션 샘플 및 홀더부(6)는 입력되는 스테레오 데이타(SDI)를 제1클럭신호(CK1)의 제어에 의해 지연시켜 출력하는 제1지연부(6-1)와, 타측단(D1)에 입력되는 상기 제1지연부(6-1)의 출력신호와 일측단(D0)에 입력된 최종 출력단의 신호(SD0)를 선택단자(S)의 제2클럭신호(CK2)에 의해 선택하여 출력(Z)하는 멀티플렉서(6-2)와, 상기 멀티플렉서(6-2)의 출력을 입력받아 제3클럭신호(CK3)의 제어에 의해 지연시켜 순차적으로 최종 출력단(SDO)에 출력하는 제2, 3지연부(6-3), (6-4)로 구성함을 특징으로 하는 인터폴래션 샘플 및 홀더회로.
3. 제2항에 있어서, 제1-제3지연부(6-1, 6-3, 6-4)는 데이타 입력신호(IN)를 소오스가 전원단자(VDD)에 접속된 피모스 트랜지스터(PM1)의 게이트와 소오스가 접지된 엔모스 트랜지스터(NM2)의 게이트에 각각 인가하고 클럭신호(CK)를 소오스가 상기 엔모스 트랜지스터(NM2)의 드레인에 접속된 엔모스 트랜지스터(NM1)의 게이트와 소오스가 피모스 트랜지스터(PM3)의 드레인에 접속된 피모스 트랜지스터(PM4)의 게이트에 공통 인가하며 인버터(I1)에 의한 상기 클럭신호(CK)를 소오스가 상기 피모스 트랜지스터(PM1)의 드레인에 접속된 피모스 트랜지스터(PM2)의 게이트에 인가함과 아울러 소오스가 상기 엔모스 트랜지스터(NM4)의 드레인에 접속된 엔모스 트랜지스터(NM3)의 게이트에 인가하고 상기 피모스/엔모스 트랜지스터(PM2, NM1)의 드레인이 상기 피모스/엔모스 트랜지스터(PM3, NM4)의 게이트에 인가하여 상기 피모스/엔모스 트랜지스터(PM4, NM3)의 드레인을 통해 출력(OUT)하도록 구성함을 특징으로 하는 인터폴래션 샘플 및 홀더회로.
4. 제2항에 있어서, 멀티플렉서(6-2)는 일측신호(D0)를 소오스가 전원단자(VDD)에 접속된 피모스 트랜지스터(PM5)의 게이트와 소오스가 접지된 엔모스 트랜지스터(NM6)의 게이트에 각각 인가하고 타측신호(D1)는 피모스/엔모스 트랜지스터(PM7, NM8)의 게이트에 인가하며 선택신호(S)를 소오스가 피모스 트랜지스터(PM5)의 드레인에 접속된 피모스 트랜지스터(PM6)의 게이트와 소오스가 엔모스 트랜지스터(NM8)의 드레인에 접속된 엔모스 트랜지스터(NM7)의 게이트에 인가하고 인버터(I1)에 의한 상기 선택신호(S)를 소오스가 상기 엔모스 트랜지스터(NM6)의 드레인에 접속된 엔모스 트랜지스터(NM5)의 게이트와 소오스가 상기 피모스 트랜지스터(PM7)의 드레인에 접속된 피모스 트랜지스터(PM8)의 게이트에 인가하며 상기 피모스 트랜지스터(PM6, NM5)의 드레인이 공통 접속되어 상기 피모스/엔모스 트랜지스터(PM8, NM7)의 드레인 및 인버터(I3)를 통해 출력(Z)하도록 구성함을 특징으로 하는 인터폴래션 샘플 및 홀더회로.
5. 제2항에 있어서, 제1지연부(6-1)의 주기는 T이고 멀티플렉서(6-2)의 주기는 2T이며 제2, 3지연부(6-3, 6-4)의 주기는 M배 오버샘플링일 경우 T/M인 관계를 갖는 것을 특징으로 하는 인터폴래션 샘플 및 홀더회로.