JP3095394B2 - データ記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、オーディオ，通信，計測等の分野におい
て、近年盛んになりつつあるディジタル信号処理に使用
するデータ記憶装置に関するもので、アナログ信号を一
定時間毎にサンプリングして作られたディジタル信号列
に対して、FIR（有限インパルス応答）等のディジタル
・フィルタリング処理に適用されるものである。

〔従来の技術〕

ディジタル・フィルタリング処理におけるフィルタの
構成としては、インパルス応答が有限のFIR型と、無限
に続くIIR型（無限インパルス応答）とがある。両者の
うち、FIR型フィルタは、IIR型に比べてそのフィルタ次
数（タップ数）は大きいが、群遅延歪が無く、リミット
・サイクル発振が発生しないという長所を有するため、
近年のLSIの微細化と共に特にオーディオ分野の用途に
受けて発展してきている。このFIR型フィルタにもサン
プリング周波数をy:1に低くする為のデジメーション・
フィルタと、逆に1:yに高くする為のインターポレーシ
ョン・フィルタとがあり、前者は高速のA/Dコンバータ
（アナログ信号をディジタル信号に変換する装置）と共
に、後者は高速D/Aコンバータ（ディジタル信号をアナ
ログ信号に変換する装置）と共に用いられている。

A/D変換の方式として、近年注目されてきたオーバー
・サンプリング・ノイズ・シェーピング方式の一つであ
るΔΣ（デルタ・シグマ）変調方式は、アナログ信号の
高速の（例えば3072KHz＝64×48KHz）の１ビットPDM
（パルス・デンシティ・モジュレーション）信号に変換
し、量子化ノイズをパス・バンドより高い周波数帯域に
シフトさせるものである。そして、このようにして高域
シフトされた量子化ノイズは、後段のディジタル・デシ
メーション・フィルタにより排除して、例えば16ビット
の48KHz PCM（パルス・コード・モジューレーション）
信号に変換することが可能であるが、このようなディジ
タル・デシメーション・フィルタをいかに効率よく経済
的に実現するかが、重要な課題である。

上記のFIR型ディジタル・デシメーションフィルタが
行う処理は、入力ディジタル信号a_iに対して、所望のフ
ィルタ特性を持ったフィルタ係数w_iを乗累算することに
より、出力としてのディジタル信号 （ｎはフィルタのタップ数）を得ることであり、デジメ
ーション比y:1の場合には、入力データ・レートf_iの信
号a_iが、出力データ・レートf_j＝（1/y）・f_iの信号b_j
にデシメーションされる。このとき、デシメーション作
用により、折り返しノイズが信号帯域内に入り込まない
ように、フィルタ係数w_iが選ばれている。

第５図に実際のディジタルフィルタの構成概要を示
す。

第５図において入力されたディジタル信号a_iは、１の
入力データ記憶部に必要タップ数分だけ貯えられ、２の
係数データ記憶部からの係数データw_iと共に順次３の乗
累算器に送られ、タップ数回の乗算と累算を経て、出力
データb_jが求められ、７の出力レジスタにより、f_jのデ
ータ・レートにて出力される。４は上記各構成要素1,2,
3,7のコントロール手段である。

上記のうち、入力データ記憶部１の主たる機能として
は、デシメーション比をy:1,フィルタのタップ数をｎと
すると、過去のｎ個のデータa_i（但し、ｉ＝−１〜−
ｎ）を保持し、これらを、順次、適切なタイミングに
て、即ち、対応するフィルタ係数w_iと共に、演算装置に
送り出すことと、次回の演算用のｙ個の新データa_i（ｉ
＝０〜（ｙ−１））を取込み、a_-n+y-1〜a_-nのｙ個の最
古データを捨て、該次回演算用のデータとして、a_y-1〜
a₀,a_-1〜a_-n+yを新たに準備することである。

上記機能を実現する上では、シフト・レジスタや、RA
M（Random Access Memory）等の使用が考えられ、時に
ディジタル・フィルタでは、リアルタイム性の要求と、
演算処理手順が固定していることとから、シフト・レジ
スタを使用する場合が多い。即ち、シフト・レジスタの
特徴である、データをシフト出力しながら、データのシ
フト入力が可能な点を利用したもので、第６図の例で
は、自己ループと、新データ入力とを選択する選択手段
10を用いて、ｎワード・シフト・レジスタ９においてa
_-1〜a_-nのデータを最終ワードから出力しながら、選択
手段10を通して第１ワード目にフィード・バックし、次
に選択手段10を新データ入力側に切り換えて、入力デー
タレジスタ８からのｙワードのデータを新規入力しなが
ら、シフト動作により、最古のa_-n+y-1〜a_-nのｙ個のデ
ータを捨てることによって、a_-1〜a_-n+yをｙワード分シ
フトさせることが可能である。11は乗累算器、12は係数
データ記憶手段である（動作は第５図のそれらと同
様）。

一方、FIR型フィルタの特徴としては、フィルタ係数w
_iの左右対称性（w₁＝w_n,w₂＝w_n-1,…）があり、この性
質を用いて、乗累算回数を半減させる手法がある。即
ち、第７図に示す如く、14,15は各々n/2ワード・シフト
レジスタであって、一方のレジスタ14の第１ワードには
選択手段16を通して入力データレジスタ13からのデータ
または同レジスタ14の最終ワードから出力されたデータ
を入力する。他方のレジスタ15は両方向シフト可能であ
って、演算時には前記一方のレジスタ14と同じシフト方
向の部分の最終ワードから第１ワードにデータをフィー
ドバックし、データ更新時には前記とは反対のシフト方
向にシフトさせ前記一方のレジスタ14の最終ワードから
のデータを入力して不必要な最古のデータを捨てる。17
は前段加算器であって、一方のレジスタ14の最終ワード
からの出力データおよび他方のレジスタ15の同一のシフ
ト方向の部分の最終ワードからの出力データを加算し、
乗累算器19の一方の入力端に入力する。18は係数データ
記憶手段、19は乗累算器である。

このような構成によればa_-1〜a_-nのデータを、17の前
段加算器において、各対称成分毎に先に加算（a_-1＋
a_-n,a_-2＋a_-n+1,…）することができ、この結果と係数
データ記憶手段18からのW_i〜ｗ_n/2との乗累算を乗累算
器19において行う手法であって、これをいわゆる前段加
算型という。該前段加算器は、乗累算回数を半減させる
ことができるが、時系列的に対称なデータを先に加算す
ることが必要である為、後半部分（第n/2＋１〜第ｎワ
ード目）に対応するシフト・レジスタ15として、両方向
シフトが可能な、いわゆる可逆シフト・レジスタを用い
る必要が生じ、この場合、可逆シフト性を持たせたレジ
スタ・セルは、トランジスタの追加等により、面積や回
路規模が従来の一方向性のものの約２倍近く必要にな
り、タップ数の大きなフィルタを実現する為には、非経
済的であった。

〔発明が解決しようとする課題〕

データ記憶手段としてシフト・レジスタを用いた前述
の２つのディジタル・フィルタは、いずれも一長一短で
ある。即ち、前者の前段加算を用いないものは、シフト
・レジスタ部の制御が簡易で小面積ですむが、乗累算回
数が多く、タップ数ｎが大きいフィルタにおいては、後
者の２倍の乗累算スピードが必要である。また、後者の
ものは、前者の半分の乗累算スピードで良いが、シフト
・レジスタ部の面積が約1.5倍となってしまう。

そこで本発明の目的は、以上のような問題を解決し、
前段加算方式が可能で、小面積で経済的な入力データ記
憶装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため本発明は、ｙワードごとにシ
フトさせながらＮ（Ｎ＞ｙ）ワード単位のデータを演算
するためのデータ記憶装置において、入力データを記憶
するｙワードの第１の記憶手段と、自身の出力データを
データ列の先頭に循環させるループを有するN/2ワード
の第１の一方向シフトレジスタと、前記第１の記憶手段
のデータを前記第１の一方向シフトレジスタの先頭に転
送させる第１の転送手段と、前記第１の一方向シフトレ
ジスタからの出力を取込み、データ方向を反転させるた
めのｙワードの第２の記憶手段と、自身の出力データを
データ列の先頭に循環させるループを有するN/2ワード
の第２の一方向シフトレジスタと、前記第２の記憶手段
のデータを前記第２の一方向シフトレジスタの最後尾に
転送するための第２の転送手段とを有することを特徴と
する。

〔作 用〕

本発明によれば、ｙワードの第２の記憶手段によって
第１の一方向シフトレジスタのデータ方向を反転するた
め、両方向シフト可能なシフトレジスタを必要とせず、
一方向シフトレジスタのみを用いることにより、小容量
で占有面積の少なく、前段加算を可能にした。すなわ
ち、乗累算回数を半減することが可能なFIR型ディジタ
ル・デシメーション・フィルタ用の入力データ記憶装置
を供給できる。

〔実施例〕

第１の実施例として、本発明を、タップ数ｎがｎ＝12
8,デシメーション比が４（y:1＝4:1）,1ワードが16ビッ
トのPCMデータにて構成される、FIR型ディジタル・デシ
メーション・フィルタに適用した場合を第１図の構成図
及び第２図の各クロックタイミング図を用いて説明す
る。

第１図において、データ・レートf_iにて、当該ディジ
タル・デシメーション・フィルタに入力されるデータa_i
は、36のコントロール部にて作られたCK1なるコントロ
ール・クロックにより、常時f_iのデータ・レートにて、
20の４ワードのシフトレジスタに取り込まれる。即ち、
T_j＝1/f_jなる１演算周期間に、CK1の４回のクロックに
より、データa₀〜a₃が順次シフトレジスタ20にシフト入
力され、第４〜第１ワード目に各々貯えられる。

この期間の初期時点においては、前回までの繰り返し
動作の結果として、過去に取込まれたa_-1〜a_-128の128
ワードの過去データが、21のＡシフトレジスタと、23の
Ｂシフトレジスタとに各々64ワードずつ貯えられてお
り、Ａシフトレジスタ21内では、シフト方向にそった第
１から第64ワードの各位置にa_-1からa_-64の過去データ
が順に貯えられており、Ｂシフトレジスタ23において
は、シフト方向にそった第１から第64ワードの各位置に
a_-128からa_-65の過去データが順に貯えられている。こ
の時点にて、Ｂシフトレジスタ23内の記憶データの時系
列順序が、シフト方向と逆になっているのは、22のＣシ
フトレジスタと、27の並列転送手段とを用いて、既に前
回までの過去動作により得られたものであり、以下に示
す今回サイクルの動作と同様であって、この動作説明か
ら容易にできる理解できるものである。Ｃシフトレジス
タ22は、当該フィルタのデシメーション比に応じたｙワ
ード、即ち４ワードの容量を有する一方向シフト機能の
みを持つもので、CK3あるいはCK3′のいずれか一方のク
ロックによりシフト及びデータ取り込みを行う。

第２図には、今回の１演算周期における各クロックCK
1〜CK6及びCK3′のタイミングを示してあり、各シフト
レジスタの動作は、各クロックの立上り（Rising）にて
マスター側への入力（即ち、データ取込み）を、立下り
（Falling）にてスレーブ側への転送（即ち、データ出
力）を各々表わしている。第１期間においては、CK2とC
K4の各64パルスにより、ＡおよびＢシフトレジスタ21お
よび23は64回のシフト動作を行い、各々28と29のデータ
ラインより、32の前段加算器にデータを送り出すと共
に、24と25の自己ループ用データラインを通して出力デ
ータを順次フィードバックしていく。この際、32の前段
加算器は、（a_-64＋a_-65），（a_-63＋a_-66），…，（a
_-1＋a_-128）という64回の加算を行い、33の乗算器へ次
々とデータを送り出す。33の乗算器34の累算器は、上記
の64個の前段加算されたデータと、係数データ記憶部31
からのフィルタ係数w₆₄〜w₁との64回の乗累算を行い、 なる結果b_jを求め、35の出力レジスタへと送出する。

Ｃレジスタ22用クロックとしてCK3を使用した場合に
は、Ｃレジスタ22は、該第１期間の最初の４個のクロッ
クパルスにより、30のデータ・ライン経由にて、Ａレジ
スタ21からの最初の４個の出力データa_-64,a_-63,a_-62,a
_-61を順に取り込み、最終的には、第４〜第１ワードの
各位置にa_-64〜a_-61を各々記憶した状態にて停止する。

次の第２期間においては、Ａレジスタ21はCK2により
データを４ワード分シフトし、Ｂレジスタ23は、CK4に
より64−４＝60ワード分シフトする。これらのシフト動
作により、Ａレジスタ21内では、a_-1〜a_-60のデータが
第５〜第64ワードの位置へシフト移動し、Ｂレジスタ23
内では、25の自己ループ用データラインを経由してa
_-124〜a_-65のデータが第１〜第60ワード位置へシフト移
動し、a_-128〜a_-125のデータが第61〜第64ワードの位置
へシフト移動する。Ｃレジスタ用クロックとしてCK3′
を用いた場合には、この第２期間の最初の４クロックに
より、a_-64〜a_-61の４個のデータを、CK3を使用した前
述の場合と同様にＣレジスタ22にとり込むことが可能で
ある。

以上の動作終了後、次回の演算スタートまでの間に、
Ｃレジスタ22内の４個のデータa_-64〜a_-61は、CK6によ
り、27の並列転送手段を経由して、Ｂレジスタ23の第61
〜第64ワードへ送り込まれ、a_-128〜a_-124のデータを書
き換える。即ち、Ｃレジスタ22の第4,第3,第2,第１の各
ワードから、各々、Ｂレジスタ23の第61,第62,第63,第6
4の各ワード位置へと、以後のデータシフト方向が逆転
するように書換え転送を行う。次に、この第２期間の終
了直前の、CK1がLowになった期間、即ち、20のシフトレ
ジスタに新たなる４ヶのデータa₃〜a₀が、その第１〜第
４ワードのスレーブ側に貯えられている時に、26の並列
転送手段がCK5のクロックにより、a₃〜a₀のデータをＡ
レジスタ21の第１〜第４のワード位置に転送し、データ
書換えを行う。

以上の一連の１演算周期動作により、a_-1〜a_-128のデ
ータを用いた演算を行い、次回演算の為の新たなデータ
・セットとして、Ａレジスタ21の第１〜第64のワード位
置にa₃〜a₀,a_-1〜a_-60のデータをＢレジスタ23の第１〜
第64のワード位置に、a_-124〜a_-61のデータを記憶し直
すことができ、次回サイクルの演算用データ準備が完了
する。

以上の動作を次々に繰り返すことにより、前段加算方
式を用いた、乗累算回数の少ないディジタルフィルタが
実現される。

尚、上記の実施例においては、１ワードのデータ単位
を一例として16ビットとしたが、これは何ビットの場合
でも同じで、基本的には１ビット単位以上のすべての場
合に適用し得る。時に、１ビットのデータに適用した場
合には、＋1,0,−１を係数データにかけるだけでよく、
乗算器を必要とせず、さらに回数規模を縮小できる。

第３図は第２の実施例としてのオーディオ分野等にお
いて用いる２チャンネル用ディジタルフィルタの例を示
す。

40と41は、上記第１図および第２図に示した実施例に
おける各構成要素20〜27と同じ構成のデータ記憶部であ
り、各々をLeft,Rightの各チャンネル用とする。42のコ
ントロール部からは、Leftチャンネル用のデータ記憶部
40へCK1L〜CK6L（CK1〜CK6と同じ）を、同Rightチャン
ネル用データ記憶部41へはCK1R〜CK6R（CK1〜CK6と同
じ）を供給するが、Rightチャンネルの演算周期はLeft
チャンネルの演算周期に対して180度位相を遅らせてお
り、そのコントロール状態を第４図に示す（詳細説明は
後述）。

第３図において、データ記憶部40および41からのデー
タライン51,52および53,54は上記実施例のデータライン
28,29と同様である。44と45は、選択手段であり、コン
トロール部42からのクロックCK7がHighの時にはLeft側
データ出力ライン51,52を55と56の演算部（46）用デー
タ入力ラインに接続し、LowのときにはRight側のデータ
ライン53,54をデータ入力ライ55,56に接続する。46の演
算部は、上記実施例（第１図）の前段加算器32と乗算器
33と累算器34を含み、データ入力ライン55と56から来る
データに対して、下記 の演算を行い、ｂ_j,L,b_j,Rを交互に出力する。

前述の１チャンネルのみの実施例においては、演算部
は第１期間にて64回の加算と乗累算を行い、第２期間で
は休止していたが、第３図に示す演算部46は、ｂ_j,L演
算周期の第１期間においてはLeftチャンネルの演算を行
い、同ｂ_j,L演算周期の第２期間においては、（即ち、
ｂ_j,Rの第１期間でもある）、Rightチャンネルの演算を
行う。従って、46の演算部は、両方チャンネルの演算
を、休止期間をとることなく、交互に効率的にタイム・
シェアして行うことができる。第３図中、Rightチャン
ネル側の入力データライン49,50中に入れた43のシフト
レジスタは、y/m（ｙはデジメーション比、ｍはチャン
ネル数）ワードより成るもので、両チャンネル間の位相
差を補正する為のものである。即ち、第４図から見れ
ば、Right側の演算時期が、Left側に比べて1/2T_j（180
度）遅れていることにより、演算に使用されるデータａ
_i,Rは、シフトレジスタ43を用いない場合には、ａ_i,Lに
比べてy/2＝２ワード分の時間ずれを持ってしまう。こ
の時間ずれは、丁度、CK7の180度の位相ずれのように見
え、時にオーディオ用途では好ましくない。従って、シ
フトレジスタ43により、Right側のデータ記憶部41への
データ入力をy/2＝２ワード分だけ遅らせ、演算部46が
実際に演算を行う為のデータのａ_i,Lとａ_i,Rとを、同時
サンプリングデータとして処理することにより、出力さ
れるｂ_j,Lとｂ_j,Rが同時にサンプリングデータとなるよ
うに調整したものである。

〔発明の効果〕

本発明によれば、前段加算型のFIRフィルタ用の入力
データ記憶装置を小容量かつ簡易なコントロールにより
実現できる。即ち、前段加算を用いない方式に比べて、
データ記憶部容量はy/n倍だけ大きくなるが、乗累算器
の負担を半減することができ、従来の単純な可逆方式シ
フトレジスタを用いた前段加算型に比べれば、データ記
憶部の回路規模を約2/3倍に小さくすることが可能であ
る。

【図面の簡単な説明】

第１図は、本発明を単一の乗累算器を用いたディジタル
フィルタの実現に適用した実施例を示すブロック図、 第２図は、第１図に示す一実施例に適用した各コントロ
ール・クロック信号のタイミングの一例を示す図、 第３図は、本発明を用いて単一の乗累算をタイムシェア
使用して２チャンネル用のディジタルフィルタを実現し
た場合の実施例を示すブロック図、 第４図は、同実施例におけるタイミング図、 第５図は、実際のディジタル・デシメーション・フィル
タの構成を示す為のブロック図、 第６図と第７図は、従来技術によりディジタル・フィル
タの構成を示すものであって、 第６図は前段加算を用いず、ｎ・f_j回の乗累算を行う場
合のブロック図、 第７図はn/2ワードの可逆シフトレジスタを用いて前段
加算を行い、n/2・f_j回の乗累算ですむ場合のブロック
図である。 1,40,41……入力データ記憶部、 2,12,18,31,47……係数データ記憶部、 4,36,42……コントロール部、 3,11,19……乗累算器、 5,33……乗算器、 6,34……累算器、 17,32……前段加算器、 7,35……出力レジスタ、 8,13,20……ｙワードまたはｙビットの入力データレジ
スタ、 ９……ｎワードのシフトレジスタ、 10,16,44,45……選択手段、 14……n/2ワードの一方向シフトレジスタ、 15……n/2ワードの可逆シフトレジスタ、 21……Ａシフトレジスタ、 23……Ｂシフトレジスタ、 22……ｙワードの方向転換用シフトレジスタ、 26……並列書換転送手段、 27……方向転換用並列書換転送手段、 24,25,28,29,30,37,38,39,48〜59……データライン、 CK1〜CK7,CK1L〜CK6L,CK1R〜CK6R……コントロール信
号、 43……チャンネル間位相調整用シフトレジスタ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 17/00 - 17/08 G06F 17/16

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ｙワードごとにシフトさせながらＮ（Ｎ＞
   ｙ）ワード単位のデータを演算するためのデータ記録装
   置において、 入力データを記憶するｙワードの第１の記憶手段と、自
   身の出力データをデータ列の先頭に循環させるループを
   有するN/2ワードの第１の一方向シフトレジスタと、前
   記第１の記憶手段のデータを前記第１の一方向シフトレ
   ジスタの先頭に転送させる第１の転送手段と、前記第１
   の一方向シフトレジスタからの出力を取込み、データ方
   向を反転させるためのｙワードの第２の記憶手段と、自
   身の出力データをデータ列の先頭に循環させるループを
   有するN/2ワードの第２の一方向シフトレジスタと、前
   記第２の記憶手段のデータを前記第２の一方向シフトレ
   ジスタの最後尾に転送するための第２の転送手段とを有
   することを特徴とするデータ記憶装置。