JPS6095599A - 時間軸圧縮伸張装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばオーディオ信号のピッチ変換装置等に
用いられる時間軸圧縮伸張装置に関し、特に、ＲＡＭ（
ランダムアクセスメモリ）等のディジタルメモリを遅延
要素として用いてディジクル入力信号を時間軸圧縮ある
いは伸張して出力する時間軸圧縮伸張装置に関する。

〔背景技術とその問題点〕

一般に、ＲＡＭ等のディジタルメモリを用いてディジタ
ル信号を時間軸圧縮伸張処理する際には、入力ディジタ
ル信号を通常そのサンプリング周波数ｆｓに等しい周波
数の書き込みクロックにて上記ＲＡＭ等に書き込み、こ
の書き込みクロックとは異なる周波数ｆＲの読み出しク
ロックにて上記ＲＡＭより読み出すようにしている。こ
のときの書き込みクロック周波数ｆｓと読み出しクロッ
ク周波数ｆＲとの比率ｐ＝ｆＲ／ｆｓが圧縮伸張率ある
いはピッチ変換比率に対応し、ｐ＞１のとき、すなわち
ｆＲ＞ｆＳのとき時間軸圧縮（ピッチ上昇）が、また、
Ｉ）＜１のとき、すなわちｆＲ＜ｆｓのとき時間軸伸張
（ピッチ下降）が行なわれる。

ところで、このような時間軸圧縮伸張装置をオ−ディオ
信号のピッチ変換装置に用いる場合に、例えばサンプリ
ング周波数ｆＳが約４４ｋＨｚ程度の入力ディジタルオ
ーディオ信号のピッチ（音程）を上下それぞれ１オクタ
ーブの範囲で変換しようとすると、上記読み出しクロッ
ク周波数ｆＲを約２２ｋＨ２〜約３８ｋＨｚの範囲で変
化させることが必要となる。

このような広範囲にわたって読み出しクロックが変化す
ると、読み出されたディジタル信号をＤ／Ａｆ換（ディ
ジクル／アナログ変換）したり他のディジタル機器等に
伝送する場合等に問題が生ずる。すなわち、例えばＤ／
Ａ変換出力側のＬＰＦ（ローパスフィルタ）としては、
上記ピッチを１オクターブ下げた場合のクロック周波数
が約２２ｋＨｚであるから有効信号帯域の約Ｉ　Ｑ　ｋ
Ｈｚ　程度を通過させるように設計しておくことが必要
とされ、標準ピッチ出力時（約４４ｋＨｚクロツク）等
には情報欠損が生ずる。また、Ｄ／Ａ変換器としては、
上記ピッチを１オクターブ上げた場合のクロック周波数
約３３ｋＨｚにて動作可能な高速のものが要求される。

さらに、このようにクロック周波数が変動するディジタ
ル信号を他のディジクル機器に送る場合のインターフェ
ースが面倒となる。

〔発明の目的〕

本発明は、上述の実情に鑑み、ピッチ変換後のディジク
ル出力信号のクロックの周波数を一定とすることにより
、Ｄ／Ａ変換が一定クロック周波数で行なえ、Ｌ’ＰＦ
の遮断周波数を一定に保ったまま情報欠損を最小にでき
、他のディジタル機器等とのインターフェースも容易な
時間軸圧縮伸張装置の提供を目的とする。

〔発明の概要］ すなわち、本発明に係る時間軸圧縮伸張装置の特徴は、
ディジタルサンプルデータのサンプリング周期Ｔｓのク
ロックに応じてカウント動作する書き込みアドレスカウ
ンタと、この書き込みアドレスに応じて上記ディジタル
サンプルデータが順次書き込まれるディジクルメモリと
、時間軸圧縮伸張率に応じて一定時間当りの増分が定ま
る加算−３−　・ 手段と、この加算手段からの出力の上位部分に応じて上
記ディジタルメモリからの読み出しアドレスを決定し、
下位部分に応じて上記ディジクルメモリから読み出され
たデータに対する補間距離を決定して、上記サンプリン
グ周期Ｔｓ毎に時間軸圧縮伸張された信号に対応する補
間データを出力する補間手段とを備えて成ることである
。

〔実施例〕

第１図は本発明に係る時間軸圧縮伸張装置の一実施例を
示すブロック回路図である。

この第１図において、入力端子１には、時間軸圧縮伸張
処理、例えばピッチ変換しようとするオーティオ信号が
アナログ信号の形態で供給されている。この入力アナロ
グオーディオ信号は、アンエ チヂリアシング用のＬＰＦ（ローパスフィルタ）２を介
し、Ａ／Ｄ変換器（アナログ／ディジクル変換器）３に
より一定サンブリンク周期Ｔｓ　、すなイつちサンブリ
ンク周波数ｆＳ（−１／Ｔｓ　）が一定の例えば４４．
１ｋＨｚのディジタル信号に変換され、ＲＡ　Ｍ　（ラ
ンダムアクセスメモリ）４に供４− 給される。このＲＡＭ４は、ディジタルサンプルデータ
の例えば１０２４ワードを記憶可能な容量を有し、マル
チプレクサ５からの１０ビツトアドレスＡＯ〜Ａ９によ
り指定されたワードに対して、データの書き込みや読み
出しが行なわれる。

ＲＡＭ４に対する書き込み動作については、クロック入
力端子６からの上記一定サンプリング周期ＴＳ（周波数
ｆｓ’＝ｌ／Ｔｓ）のクロックパルスを書き込みパルス
ＷＣＰとしてＲＡＭ４に供給するとともに、このクロッ
クパルスを書き込みアドレスカウンタとなる１０ビツト
カウンタ７に送って計数し、この計数値をマルチプレク
サ５を介して書き込みアドレスＷＡとしてＲＡＭ４に供
給することにより行なっている。

また、ＲＡＭ４に対する読み出し動作については、次の
ようにして行なっている。すなわち、先ずクロック入力
端子８に上記サンプリング周波数ｊＳの整数倍、例えば
２倍の周波数２　ｆｓ　（周期Ｔｓ／２）の高速クロッ
クパルスＨＣＰを供給し、この高速クロックパルスＨＣ
Ｐにより、時間軸圧線伸張率、すなわちピッチ変換比率
ｐに応じて定まる加数Ｋを累積加算する。この累積加算
は、例えばレジスタ９及びディジクル加算器１０により
行なわれ、加算器１０からの加算出力をレジスタ９で一
時的に保持し、このレジスタ９からの出力と上記加数に
とを加算器１０でディジタル加算することにより累積的
な加算が行なわれる。そして、加算器１０からのキャリ
ーパルスを読み出しパルスＲ，ＣＰとしてＲＡＭ４に供
給するとともに、このキャリーパルスを読み出しアドレ
スカウンタとなる１０ビツトカウンク１２に送って計数
し、この計数値をマルチプレクサ５を介して読み出しア
ドレスＲ，ＡとしてＲＡＭ４に供給することにより、Ｒ
ＡＭ４からのデータ読み出しを行なっている。

ここで、レジスタ９及び加算器１０による累積加算動作
とキャリーパルス（読み出しパルスＲＣＰ）の発生につ
いて、第２図を参照しながら説明する。先ず、加算器１
０の加算範囲を０〜Ｎ−１とするとき、加算結果がＮ以
上となるとキャリーパルスを発生してＮを減じた値を加
算出力Σとして出力する。例えば第２図においては、加
数ＫをＮ／２よりやや小さい値としており、高速クロッ
クパルスＨＣＰの入力に応じて順次Ｋが累積加算されて
いる。ここで高速クロックパルスＨＣＰは、前述したよ
うに前記サンプリング周波数ｆＳ（周期Ｔｓ　）の整数
倍、例えば２倍の周波数２ｆＳ　を有しており、このパ
ルスＨＣＰの周期はＴＳ／２となっている。そして、レ
ジスタ９が初期値０のときの時刻ｔｌにおいてパルスＨ
ＣＰが入力されると、被加数０に加数Ｋが加算されるか
ら、加算出力ΣはＫとなる。この加算出力Σ（−Ｋ）は
レジスタ９に送られて、次のパルスＨＣＰ入力時（時刻
ｔ２）の被加数となる。したがって、時刻ｔ２において
は被加数Ｋに加数Ｋが加算され、加算出力Σは２にとな
る。次の時刻ｔ３においては、被加数が２にとなり、こ
れに加数Ｋが加算されるわけであるが、このときの和（
加算結果）３Ｋが上記Ｎ以上であるため、加算器１０は
キャリーパルス（読み出しパルスＲＣＰ）を出力し、上
記和よりＮ減じた値３に−Ｎを加算出力Σとする。以下
同様に７− して、加算結果がＮ以上となるときにキャリーパルス（
読み出しパルスＲＣＰ）が出力され、またこのときＮが
減じられることにより加算出力Σは常に０〜Ｎ−１の範
囲内の値となっている。これはいわゆるＮを法とする（
ｍｏｄＮの）加算である。

このようにして得られたキャリーパルスすなわち読み出
しパルスＲ，ＣＰに応じて、第１図のＲＡＭ４より順次
データが読み出され、補間器１３に送られる。この補間
器１３には、補間位置あるいは補間距離データとして上
記加算器１０からの加算出力Σが供給されている。補間
器１３は、上記ＲＡＭ４から読み出されたデータに応じ
て補間処理を行ない、元のサンプリング周波数ｊＳ（周
期Ｔｓ）に対応する例えば４４．１ｋＨｚのタイミング
で補間データを出力し、Ｄ／Ａ変換器（ディジタル／ア
ナログ変換器）１４にてアナログ信号に変換シ、ＬＰＦ
（ローパスフィルタ）１５を介して、出力端子１６より
時間軸圧縮伸張すなわちピッチ変換されたアナログオー
ディオ信号が取り出される。

８− ここで、補間器１３においては、ＲＡＭ４から読み出さ
れたサンプリングデータと上記補間距離テークとなる加
算データΣとに基いて、上記時間軸圧縮伸張率であるピ
ッチ変換比ｐにて変換された周期Ｔｓ毎に得られるデー
タ列を算出するような補間処理が行なわれる。この補間
処理の一具体例について、第３図を参照しながら説明す
る。

第３図Ａは、元のピッチ変換前の入力オーディオ信号波
形を、また、第３図Ｂはピッチ変換後の出力オーディオ
信号波形を、それぞれ示し、これらの第３図Ａ、Ｈの波
形上の黒丸は、ＲＡＭ４に記憶されるサンプルデータＸ
ｌ、　Ｘ２　、　Ｘａ　、・・・を示している。すなわ
ち、第３図Ａの入力信号波形においては、上記サンプル
データ列（黒丸）はサンプリング周期Ｔｓ毎に得られ、
この信号を時間軸圧縮伸張率であるピッチ変換比ｐで変
換した第３図Ｂの信号波形上では、これらのサンプルデ
ータｘｌ。

Ｘ２．Ｘａ、・・・の間隔はＴｓ／ｐとなっている。そ
して、この第３図Ｂの波形上で、元のサンプリング周期
Ｔｓ毎にサンプルしたデータ（図中白丸、以下補間デー
タｙ１．ｙ２．ｙ３．・・・という。）を、上記サンプ
ルデータＸｌ、　Ｘ２　、　Ｘ３．・・・に基く補間計
算により得るようにしている。

例えば、第４図に示す任意の補間データｙ。をいわゆる
３次補間により計算する場合に、この補間テークｙｎの
直前の基準となるサンプルテークＸｎ　からの距離（補
間距離）ｄにより、上記補間データｙｎは、 ｙｎ−ａ３ｄ３＋ａ２ｄ２＋ａｌｄ十ａｏ　・・・・・
・・・・・・・・・・■と表せる。ここで各係数ａ３．
　ａ２．　ａｔ、　ａＱは、第４図の補間テーク　ｙｎ
の前後のそれぞれ２個ずつのサンプルテークＸｎ−１，
Ｘｎ　、　Ｘｎ＋＋　、　ｘｎ＋２に対して成立する４
元連立方程式 を解くことによってめることができ、 ８゜−−！−Ｘｎ＋１−ア。＋ＩＸ、１−０２ となる。この０式により得られた各係数ａ（ｙ−８３を
上記０式に代入して、補間データｙ。を算出するわけで
ある。

ところで、上記補間距離ｄは、上記加算器１０からの加
算出力データΣに応じて容易にめることができる。すな
わち、前述のようにＮを法としＫを加数とする累積加算
を行なう場合に、周期Ｔｓ毎ζこ２Ｋが加算されること
により、この２Ｋが補間データ列の間隔（あるいはデー
タ周期）に対応し、またＮに達する毎にＲＡＭ４を読み
出すためのキャリーパルスが出力されることにより、上
記Ｎが元のサンプルデータ列の間隔（データ周期）に対
応することになる。従って、サンプルデータからの上記
補間距離ｄは、キャリーパルス出力直後の加算出力テー
クΣを上記Ｎで除算していわゆる正規化することにより
、 ｄ＝Σ／Ｎ　・・・・・・・由・・・・・■として表す
ことができる。また、元の入力信号の周期Ｔｓのサンプ
ルデータ列が、ピッチ変換後に時間軸圧縮伸張率あるい
はピッチ変換比ｐは、Ｋ ｐ−丁　・・・・・・・・・・・・・・・■となる。こ
れは、時間Ｔｓの間、すなわち上記書き込みパルスＷＣ
Ｐが１個出力される間に、上記キャリーパルス（読み出
しパルスＲＣＰ）が平均２に 耶「個出力されることからも明らかである。そして、例
えば加算器１０に１０ビツト加算器を用いて上記Ｎを１
０２４とする場合には、Ｋ＝５１２のときピッチ変換比
率ｐは■で入出力周波数が等しくなり、Ｋ＝２５６とす
ればピッチ変換比率ｐが０．５となって１オクターブ下
に変換され、またに＝１０２３とすればピッチ変換比率
ｐは約２となり、約１オクターブ上にピッチ変換される
ことになる。

次に第５図は、上記補間器１３の具体的な構成例を示し
、上記ＲＡＭ４から読み出されたデータを４倍のオーバ
ーサンプリング回路２１を介して３次補間回路２２に供
給している。４倍のオーバーサンプリング回路２１は、
それぞれが２倍のオーバーサンプリング回路となる例え
ば６４次ＦＩＲフィルタ２３及び１６次ＦＩＩＲフィル
タ２４を直列接続して構成しており、これらのＦＩＲ（
有限インパルス応答）フィルタによるオーバーサンプリ
ング処理については後述する。そして、４倍のオーバー
サンプリング回路２１からは、第６図に示すように上記
サンプルテークのうちの任意の隣り合うテークＸｎ、　
Ｘｎ＋＋間を４等分した各時点におけるデータが出力さ
れ、これらを順次ｘｎ（ｏ＋　（＝ｘｎ）、ｘｎ（す、
　Ｘｎ（２１，Ｘｎ（３１とする。ここで、第６図にオ
イては、説明を簡略化するために元のサンプルデータ列
の間隔（横軸方向の距離）をＮと表示しており、データ
Ｘ、　（−ｘｎ（ｏｌ）の横軸方向の位置を０とすると
き、オーバーサンプリングにより得ら６図における補間
データｙｎ　の補間距離は上記加算出力テ゛−夕Σその
ものとなる。このとき、３次補間回路２２に供給すべき
補間距離δは、上記オーバーサンプリングにより得られ
た各データＸｎ（０１゜Ｘｎ（＋）　、　Ｘｎ（ｚｌ　
、　Ｘｎ（３１等のうちの上記補間データ　ｙｎの直前
のデータ、例えば第６図のデータＸ　ｎ（２１からの距
離となる。これは、上記加算出力Σを示す何ビットかの
ディジタルデータの上位２ビツトを省略（あるいは無視
）することにより、容易にオーバーサンプリング後の補
間距離δを得ることができる。

次に、ＦＩＲフィルタによるオーバーサンプリング処理
動作について説明する。これは、一般にサンプリング周
波数がｆｓのディジタル信号は、第７図に示すような周
波数スペクトラムを有していることを考慮し、中ノｂ周
波数がｆｓ、３　ｆｓ　。

・・・のようにｆＳの奇数倍となる周波数帯域成分を抑
圧し、中心周波数が０　、２ｆｓ、　４ｆｓ、・・・の
ようにｆＳの偶数倍となる周波数帯域成分（第７図斜線
部）のみを取り出すことにより、２倍のサンブリンク周
波数２ｆｓのディジクル信号を得ることができる。そし
て、一般の例えばＮ次のＦＩＪ有限インパルス応答）フ
ィルタは、第８図に示すように、Ｎ個の遅延要素Ｚ−１
と、Ｎ＋１個の係数乗算器ｋＯ〜ｋＮと、Ｎ個の加算器
とにより構成され、第９図に示すようなレスポンス特性
を有するから、上記オーバーサンプリング処理を実現で
きる。

なお、ピッチ変換比率ｐが１より大きい場合（ピッチを
上昇させる場合）には、信号周波数帯域が上方に広がり
、上記補間処理時に周波数ｆＳの補間データ列を得よう
とするときの再サンプリングにより、折り返し雑音を発
生することがある。

これを避けるためには、上記オーバーサンプリング回路
２１を構成するＦＩＲフィルタの遮断周波数がｆＳ／２
以下となるように、上記変換比率ｐに合わせてフィルタ
係数を制御すればよい。

１５− さらに、第１図に示す時間軸圧縮伸張装置は、入出力側
にそれぞれＡ／Ｄ変換器３やＤ／Ａ変換器１４等を設け
て、アナログ信号の形態で入出力を行なうようにしてい
るが、ＲＡＭ４の入力端子１７から補間器１３の出力端
子１８までの構成を用いて、ディジクル信号の形態で入
出力を行なうようにしてもよいことは勿論である。

ところで、一般にＲＡＭ等のメモリを用いてピッチ変換
する場合、すなわち、書き込みクロック周波数ｆＳと異
なる周波数ｆＲのクロックで読み出す場合に、読み出さ
れるデータ内容の時間的順序が乱れ、信号波形が不連続
となる部分が存在する。これは、上記Ｒ，ＡＭのアドレ
ス空間を第１０図の円周のようなループにて表現すると
き、書き込みアドレスＷＡは上記周波数ｆｓの書き込み
クロックに応じて図中矢印方向に移動し、読み出しアド
レスＲ，Ａは上記周波数ｆＲの読み出しクロッ蓬 アドレスＷＡ、ＲＡの移動速度の薄いとなって表１６− われるから、これらのアドレスＷＡ、Ｒ，Ａの一方が他
方に追い付き追い越す時点で、読み出されるデータ内容
の時間的順序が不連続となる。これは、読み出しが周期
的に行な、われない場合であっても、すなわち、一定時
間内の平均読み出し回数が同時間内の書き込み回数と異
なる上記実施例の場合であっても、同様に生ずることで
ある。この実施例の場合には、読み出しクロック周波数
ｆＲが実質そこで、上記ＲＡＭを２組用い、これらのＲ
ＡＭから読み出されるデータ内容の各不連続点が互いに
異なるタイミングで表われるように設定し、一方のＲＡ
Ｍ読み出しデータ内容の少なくとも上記不連続点近傍を
、他方のＲＡＭ読み出しデータで置換するように各読み
出しデータを交互に切換えることが行なわれており、こ
の場合の切換えは、一方のレベルが徐々に下降し他方の
レベルが徐々に上昇するような、いわゆるクロスフェー
ド操作により行なっている。

すなわち、前述したような第１図の構成の時間軸圧縮伸
張装置を用いてオーディオ信号のピッチ変換装置を構成
する場合ζこは、第１１図に示すような構成とすること
が奸才しい。この第１１図において、各時間軸圧縮伸張
装置３０ａ、３０ｂがそれぞれ第１図の装置全体に対応
し、各入力端子ｌａ、ｉｂが第１図の入力端子１ζこ、
各出力端子１６ａ、１６ｂが第１図の出力端子１６にそ
れぞれ対応する。そして、各装置３０ａ、３０ｂの各出
力端子１６．ａ、１６ｂからの出力を、それぞれ可変減
衰器３３ａ、３３ｂを介して信号加算器（あるいは混合
器）３４で加算混合することにより、上述したいわゆる
クロスフェード操作を行なっている。

ところで、このようなりロスフェード操作を行なう際に
、本件出願人が先に特願昭５８−１１３９５５号におい
て提案したように、各装置３０ａ。

３０ｂからの信号の位相が一致した時点で切換えを行な
うことが、信号波形の連続性を保ち、接続点でのノイズ
や異常音発生等を防止する上で好ましい。

なお、この第１１図のシステムにおいては、入力端子３
１に供給されたアナログ信号を各時間軸圧縮伸張装置３
０ａ、３０ｂの各入力端子１ａ。

１ｂに供給し、信号加算器３４からのアナロク出力信号
を出力端子３２を介して取り出しているが、入力端子３
１側にＬＰＦ及びＡ／Ｄ変換器を、また出力端子３２側
にＤ／Ａ変換器及びＬ　Ｐ　Ｆをそれぞれ配設すること
により、各時間軸圧縮伸張装置３０ａ、３０ｂ内にそれ
ぞれ設けられる前記ＬＰＦ２、Ａ／Ｄ変換器３や、Ｄ／
Ａ変換器１４やＬＰＦｌ　５を省略した第１図の端子１
７がら端子１８までの構成を用いることができる。ただ
し、この場合の減衰器３３ａ、３３ｂや加算器３４は、
それぞれディジクル減衰器やディジクル加算器となる。

次に、第１２図はステレオオーディオ信号のピッチ変換
に本発明に係る時間軸圧縮伸張装置を適用した一例を示
し、ステレオ左右チャンネルのうちの一方のチャンネル
、すなわち左チャンネルの構成のみを具体的に示し、他
方のチャンネル、すなわち右チャンネルの構成は左チャ
ンネルと同様であるため回路ブロック１００にて表示し
て図示を省略している。

この第１２図において、入力端子４１にはステレオオー
ディオ信号の左チヤンネル成分がアナログ信号の形態で
供給されている。この入力端子４１からのアナログ信号
は、アンチェリアシング用のＬＰＦ（ローパスフィルタ
）４２、Ａ／Ｄ変換器４３によりサンプリング周波数ｆ
Ｓが一定、例えば４４．１ｋＨｚのディジタル信号に変
換されて、ディジクルＨＰＦ（バイパスフィルタ）　４
４　Ｈｌ及びディジタルＬＰＦ４４Ｌにそれぞれ送られ
る。

これらのＨＰＦ４４ＨやＬｐＦ４４Ｌは、例えば２次の
Ｉ　ＩＲ（無限インパルス応答）フィルタにて構成され
、入力信号を例えば１ｋＨｚを境として高域成分と低域
成分とに分割する。ＨＰＦ４４Ｈからのディジタル信号
は、入力端子１７Ｈａ　を介して時間軸圧縮伸張装置４
ＱＨａに、また入力端子１７Ｈｂを介して時間軸圧縮伸
張装置４ＱＨｂに、それぞれ送られる。これらの時間軸
圧縮伸張装置４ＱＨａ、４ＱＨｂは、例えば前述した第
１図の構成におけるＲ、ＡＭ４の入力端子１７から補間
器１３の出力端子１８までの回路構成を用いればよく、
第１図の端子１７が各端子１７Ｈａ、１７ＨｂＫ、、ま
た端子１８が各端子１８　Ｈａ　、　１８Ｈｂにそれぞ
れ対応する。ただし、第１図のＲＡＭ４の書き込み、読
み出し制御系や補間器１３の補間距離計算部等は、第１
２図の制御回路系４５Ｈ内に設けられており、この制御
回路系４５Ｉ］からの制御データに応じて、可変遅延手
段としてのＲＡ　Ｍ　４　Ｈａ　、　４　Ｈｂの書き込
み、読ミ出１．制？ｆｌｌ、及び補間器１３　Ｈａ　、
ｉ　３Ｈｂにおける補間処理等が行なわれて、上記サン
プリング周波数ｆｓ（例えば４４，１ｋＨｚ）のディジ
タル信号となって出力される。そして、これらの時間軸
圧縮伸張回路４０Ｈａ　、４０Ｈｂの各出力端子１８Ｈ
ａ、１８Ｈｂからのディジタル出力信号は、前述したク
ロスフェード操作を行なうための可変係数乗算器４６Ｈ
ａ、４６Ｈｂを介してディジクル信号加算器４７Ｈに送
られる。

ここで、ＬＰＦ４４Ｌの出力端から加算器４７Ｌまでの
低域側構成は、上述したＨＰＦ４４Ｈの出力端から加算
器４７Ｈまでの高域側構成と同様であるため、図中のそ
れぞれ対応する部分に同じ参照番号を用い添附文字［Ｈ
Ｊをｒ　Ｌ　Ｊに変えて示している。

ただし、可変遅延手段としてのＲＡＭζこよる遅延量が
高域側と低域側とで異なっており、高域側Ｏ，）Ｒ，Ａ
Ｍ　４　Ｈａ　、　４　Ｈｂについては例えば５〜１０
ｍｇｅｃの比較的小さな遅延量とし、低域側のＲＡＭ４
　Ｌａ　、　４　Ｌｂについては例えば３０〜５０ｍ気
の比較的大きな遅延量としている。また、クロスフェー
ド操作も互いに異なっており、高域側では各回路４０　
Ｈａ　、　４　ＱＩ（ｂからの信号の位相が互いに一致
する時点で比較的急速に切換え、低域側では各回路４０
Ｌａ、４０Ｌｂからの信号をレベル変化のゆっくりとし
たクロスフェードにより切換えるようにすることが好ま
しい。

次に、上記各加算器４７Ｈ，４７Ｌからのディジタル出
力信号は、ディジタル信号加算器４８において加算され
、Ｄ／Ａ変換器４９及びＬＰＦ５０によりアナログ信号
に変換されて、出力端子５１より取り出される。この場
合のＤ／Ａ変換器４９のクロックは、上記元のサンブリ
ンク周波数ｆｓ（例えば４４．１　ｋＨｚ）に等しくな
っており、ピッチを上昇しても高速クロック動作の必要
がなく、また情報欠損等の欠点も生じない。

以上の説明からも明らかなように、本発明の時間軸圧縮
装置に必須の構成要件としては、ディジタルサンプルデ
ータのサンプリング周期Ｔｓのクロックに応じてカウン
ト動作する書き込みアドレスカウンタ７と、この書き込
みアドレスに応じて上記ディジタルサンプルデータが順
次書き込まれるディジクルメモリ４と、時間軸圧縮伸張
率に応じて一定時間例えばＴＳ／２当りの増分Ｋが定ま
る加算器１０及びこの加算器１０のキャリーパルスをカ
ウントするカウンタ１２より成る加算手段と、この加算
手段からの出力の上位部分であるカウンタ１２からの出
力に応じて上記ディジタルメモリ４からの読み出しアド
レスを決定し、下位部２３− 分である加算器１０からの加算出力Σに応じて上記ディ
ジタルメモリ４から読み出されたデータに対する補間距
離を決定して、上記サンプリング周期Ｔｓ毎に時間軸圧
縮伸張された信号に対応する補間データを出力する補間
器１３とが挙げられる。

ここで、上記加算手段としては、例えば第１３図のよう
な構成を用いてもよい。すなわち、第１３図において、
例えば２個の１０ビツトカウンタ戦 ６１．６２は継続接続されて全体として２０ビツトカウ
ンタ６０を構成し、カウンタ６２が上位ｌＯビットを、
カウンタ６１が下位ｌＯビットをそれぞれ受け持ってい
る。そして、下位ビット用カウンタ６１の入力端子には
、前記ピッチ変換比ｐに応じて周波数が変化する可変ク
ロックパルスＶＣＰが供給されており、このカウンタ６
１からのキャリーパルスが読み出しアドレスカウンタと
なる上位ビット用カウンタ６２に供給されている。

そして、下位側カウンタ６１からのカウント出力は、ラ
ッチ回路６３を介して取り出し、前記補間距離となる加
算出力Σとして第１図の補間器１３２４− に供給すればよい。また、上位側カウンタ６２からのカ
ウント出力は、第１図のＲ，ＡＭ４の読み出しアドレス
ＲＡとして用いればよい。なお、上記可変クロックパル
スｖｃ、ｐについて、例えば一定時間ＴＳ／２につきに
個のパルスがカウンタ６１に入力されるようにすれば、
前述した第１図の実施例と同様なピッチ変換比が得られ
る。

〔発明の効果〕

本発明に係る時間軸圧縮伸張装置によれば、ピッチ変換
比ｐに対応した定数Ｋを累積加算してゆくことにより、
ＲＡＭ４の読み出しアドレスと同時に補間距離を指定す
る加算出力Σが得られ、このΣを用いて周期Ｔｓ毎に補
間計算を行なうことにより、一定周波数ｆＳでＤ／Ａ変
換を行なうことができる。これにより、アンチェリアシ
ング用（７）ＬＰＦの遮断周波数を例えば２９ｋＨｚ程
度と一定に保ったまま情報欠損を最小にでき、かつＤ／
Ａ変換速度を必要以上に速くしなくともよいという完全
ディジタル回路構成のピッチ変換器を実現できる。さら
に、時間軸が圧縮伸張された出力テイジタル信号のサン
プリングクロック周期が、元の入力ディジタル信号のサ
ンプリンク周期Ｔｓに等しく保たれるから、他のディジ
タル機器との接続等のインターフェースが容易かつ簡便
に行なえる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック回路図、第２
図はディジクル加算動作を説明するためのタイムチャー
ト、第３図は入力信号とピッチ変換後の信号とを比較し
て示すタイムチャート、第４図は補間処理を説明するた
めのグラフ、第５図は補間器の構成例を示すブロック回
路図、第６図はオーバーサンプリング後の補間処理を説
明するためのグラフ、第７図はオーバーサンプリング動
作を説明するための周波数スペクトルを示すグラフ、第
８図はｎ次ＦＩＲフィルタの構成を示すブロック回路図
、第９図はｎ次ＦＩＲフィルタの応答特性を示すグラフ
、第１０図は１１．ＡＭに対する書き込み、読み出し動
作を示す説明図、第１１図は上記第１図の時間軸圧縮伸
張装置を用いて構成されるピッチ変換装置の一例を示す
ブロック図、示すブロック回路図である。 ４　、４Ｈａ　、　４Ｈｂ　、　４Ｌａ　、　４Ｌｂ・
−曲ＲＡＭ７．１２・・・・・・・・・１０ビツトカウ
ンタ１０・・・・・・・・・・・・・・・加算器１３・
・・・・・・・・・・・・・・補間器２２・・・・・・
・・・・・・・・・３次補間回路特許出願人　ソニー株
式会社 代理人　弁理士　小　池　晃 同　１）　村　榮　−

Claims (1)

【特許請求の範囲】
1. ティジタルサンプルデータのサンプリング周期Ｔｓのク
   ロックに応じてカウント動作する書き込みアドレスカウ
   ンタと、この書き込みアドレスに応じて上記ディジタル
   サンプルデータが順次書き込まれるディジタルメモリと
   、時間軸圧縮伸張率に応じて一定時間当りの増分が定ま
   る加算手段と、この加算手段からの出力の上位部分に応
   じて上記ディジタルメモリからの読み出しアドレスを決
   定し、下位部分に応じて上記ディジタルメモリから読み
   出されたデータに対する補間距離を決定して、上記サン
   プリング周期Ｔｓ毎に時間軸圧縮伸張された信号に対応
   する補間データを出力する補間手段とを備えて成る時間
   軸圧縮伸張装置。