JPH06168575A - デジタルミキサ - Google Patents
デジタルミキサInfo
- Publication number
- JPH06168575A JPH06168575A JP4341038A JP34103892A JPH06168575A JP H06168575 A JPH06168575 A JP H06168575A JP 4341038 A JP4341038 A JP 4341038A JP 34103892 A JP34103892 A JP 34103892A JP H06168575 A JPH06168575 A JP H06168575A
- Authority
- JP
- Japan
- Prior art keywords
- sampling
- output
- data
- signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/42—Systems providing special services or facilities to subscribers
- H04M3/56—Arrangements for connecting several subscribers to a common circuit, i.e. affording conference facilities
- H04M3/568—Arrangements for connecting several subscribers to a common circuit, i.e. affording conference facilities audio processing specific to telephonic conferencing, e.g. spatial distribution, mixing of participants
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Management Or Editing Of Information On Record Carriers (AREA)
Abstract
(57)【要約】
【目的】 サンプリング周波数が異なる信号同士をミキ
シングできるデジタルミキサを提供すること。 【構成】 デジタルミキサにおいて、入力されるデジタ
ル信号のサンプリング周波数よりも高いクロック信号を
発生するクロック発生手段と、該クロック発生手段によ
り発生したクロック信号に基づき、入力信号をサンプリ
ングする複数のサンプリング手段と、前記複数のサンプ
リング手段の出力信号を加算するミキシング手段とを備
えたこと。
シングできるデジタルミキサを提供すること。 【構成】 デジタルミキサにおいて、入力されるデジタ
ル信号のサンプリング周波数よりも高いクロック信号を
発生するクロック発生手段と、該クロック発生手段によ
り発生したクロック信号に基づき、入力信号をサンプリ
ングする複数のサンプリング手段と、前記複数のサンプ
リング手段の出力信号を加算するミキシング手段とを備
えたこと。
Description
【０００１】
【産業上の利用分野】本発明は楽音、音声などの信号を
扱うデジタルミキサに関し、特に、サンプリング周波数
が異なる信号同士をミキシングできるデジタルミキサに
関するものである。
扱うデジタルミキサに関し、特に、サンプリング周波数
が異なる信号同士をミキシングできるデジタルミキサに
関するものである。
【０００２】
【従来の技術】従来、楽音信号のミキサはアナログ方式
のものが主流であり、デジタル信号を直接入力出来るデ
ジタルミキサも提案されてはいるが、これらはサンプリ
ング周波数が固定されており、決められたサンプリング
周波数の信号のみしか扱うことができなかった。
のものが主流であり、デジタル信号を直接入力出来るデ
ジタルミキサも提案されてはいるが、これらはサンプリ
ング周波数が固定されており、決められたサンプリング
周波数の信号のみしか扱うことができなかった。
【０００３】
【発明が解決しようとする課題】最近のオーディオ機器
のなかには、デジタル信号を直接入出力出来る装置があ
る。例えばＣＤ、ＤＡＴなどが挙げられるが、これらの
装置はそのサンプリング周波数が同一ではない。ＣＤは
約４４ｋＨｚであり、ＤＡＴは４８ｋＨｚである。その
ために、上記したような従来のデジタルミキサではこれ
らの装置からの信号をミキシングすることが出来ないと
いう問題点があった。
のなかには、デジタル信号を直接入出力出来る装置があ
る。例えばＣＤ、ＤＡＴなどが挙げられるが、これらの
装置はそのサンプリング周波数が同一ではない。ＣＤは
約４４ｋＨｚであり、ＤＡＴは４８ｋＨｚである。その
ために、上記したような従来のデジタルミキサではこれ
らの装置からの信号をミキシングすることが出来ないと
いう問題点があった。
【０００４】本発明の目的は、前記のような従来技術の
問題点を改良し、サンプリング周波数が異なる信号同士
をミキシングできるデジタルミキサを提供することにあ
る。
問題点を改良し、サンプリング周波数が異なる信号同士
をミキシングできるデジタルミキサを提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明は、デジタルミキ
サにおいて、入力されるデジタル信号のサンプリング周
波数よりも高いクロック信号を発生するクロック発生手
段と、該クロック発生手段により発生したクロック信号
に基づき、入力信号をサンプリングする複数のサンプリ
ング手段と、前記複数のサンプリング手段の出力信号を
加算するミキシング手段とを備えたことを特徴とする。
サにおいて、入力されるデジタル信号のサンプリング周
波数よりも高いクロック信号を発生するクロック発生手
段と、該クロック発生手段により発生したクロック信号
に基づき、入力信号をサンプリングする複数のサンプリ
ング手段と、前記複数のサンプリング手段の出力信号を
加算するミキシング手段とを備えたことを特徴とする。
【０００６】
【作用】このような手段により、入力信号を高速の内部
クロックによってサンプリングすることによって同じク
ロックの信号に変換するので、サンプリング周波数が異
なる信号同士をミキシングすることができる。
クロックによってサンプリングすることによって同じク
ロックの信号に変換するので、サンプリング周波数が異
なる信号同士をミキシングすることができる。
【０００７】
【実施例】以下に本発明が適用されるデジタルミキサ
（以下ミキサと記す。）の一実施例を図面を参照して詳
細に説明する。図１はミキサを用いたＰＡシステム全体
の構成を表すブロック図である。１は本発明が適用され
るミキサであり、複数のアナログおよびデジタルの入出
力端子を備えている。ＣＤ２、ＤＡＴ３、電子楽器４は
それぞれデジタル信号出力端子を備えており、それぞれ
のデジタル出力がミキサ１のデジタル入力端子に接続さ
れている。マイク５はミキサ１のアナログ入力端子に接
続されている。
（以下ミキサと記す。）の一実施例を図面を参照して詳
細に説明する。図１はミキサを用いたＰＡシステム全体
の構成を表すブロック図である。１は本発明が適用され
るミキサであり、複数のアナログおよびデジタルの入出
力端子を備えている。ＣＤ２、ＤＡＴ３、電子楽器４は
それぞれデジタル信号出力端子を備えており、それぞれ
のデジタル出力がミキサ１のデジタル入力端子に接続さ
れている。マイク５はミキサ１のアナログ入力端子に接
続されている。
【０００８】ミキサ１のアナログ出力端子にはアンプ６
が接続されており、スピーカ７によって音が発生する。
ミキサ１のデジタル出力端子にはＤＡＴ８が接続されて
おり、ミキシングした信号を録音することが可能であ
る。なおアナログおよびデジタルの入出力端子数は必要
に応じて増減可能である。
が接続されており、スピーカ７によって音が発生する。
ミキサ１のデジタル出力端子にはＤＡＴ８が接続されて
おり、ミキシングした信号を録音することが可能であ
る。なおアナログおよびデジタルの入出力端子数は必要
に応じて増減可能である。
【０００９】図２はミキサ１の内部構成の概略を示すブ
ロック図である。ミキサ回路１０は、詳細は後述する
が、１例として４つのデジタル入力端子を有し、それぞ
れの入力端子の信号をミキシングし、出力するものであ
る。クロック発生回路１１は、後述するが、ミキサ回路
１０で用いる各種のクロック信号を発生し、またＡ／Ｄ
変換回路用のクロックも発生する。
ロック図である。ミキサ回路１０は、詳細は後述する
が、１例として４つのデジタル入力端子を有し、それぞ
れの入力端子の信号をミキシングし、出力するものであ
る。クロック発生回路１１は、後述するが、ミキサ回路
１０で用いる各種のクロック信号を発生し、またＡ／Ｄ
変換回路用のクロックも発生する。
【００１０】Ａ／Ｄ変換器１２はアナログ入力信号を、
クロック発生回路１１によって発生した内部クロック
（例えば４８ｋＨｚ）を用いてサンプリングし、Ａ／Ｄ
変換を行う。Ｄ／Ａ変換器１３は、ミキサ回路１０から
出力されるミキシング信号をＤ／Ａ変換する。Ｐ／Ｓ変
換（並直変換）回路１４は、ミキサ回路１０から出力さ
れるパラレル信号をシリアル信号に変換する。
クロック発生回路１１によって発生した内部クロック
（例えば４８ｋＨｚ）を用いてサンプリングし、Ａ／Ｄ
変換を行う。Ｄ／Ａ変換器１３は、ミキサ回路１０から
出力されるミキシング信号をＤ／Ａ変換する。Ｐ／Ｓ変
換（並直変換）回路１４は、ミキサ回路１０から出力さ
れるパラレル信号をシリアル信号に変換する。
【００１１】次に、ミキサ回路１０の詳細につて説明す
る。図３はミキシング回路の内部構成を示すブロック図
である。図は大きく３つの部分に分かれており、図の左
側がサンプリング部、中央が補間部、右側がミキシング
部となっている。まずサンプリング部から説明すると、
Ｓ／Ｐ変換（直並変換）回路２１〜２４はそれぞれのチ
ャネルのシリアル入力信号を、該信号に同期した外部ク
ロックに基づいてＳ／Ｐ変換する。Ｓ／Ｐ変換回路の出
力信号は次のデータが完全に受信されるまで、前回のデ
ータを保持し続ける。
る。図３はミキシング回路の内部構成を示すブロック図
である。図は大きく３つの部分に分かれており、図の左
側がサンプリング部、中央が補間部、右側がミキシング
部となっている。まずサンプリング部から説明すると、
Ｓ／Ｐ変換（直並変換）回路２１〜２４はそれぞれのチ
ャネルのシリアル入力信号を、該信号に同期した外部ク
ロックに基づいてＳ／Ｐ変換する。Ｓ／Ｐ変換回路の出
力信号は次のデータが完全に受信されるまで、前回のデ
ータを保持し続ける。
【００１２】ラッチ回路２５〜２８はそれぞれのチャネ
ルのＳ／Ｐ変換回路の出力データをクロックＬＣＫ０〜
３によってサンプリングする。このサンプリング周波数
はデジタル入力信号のサンプリング周波数よりも高い
値、例えば９６ｋＨｚのサンプリング信号が用いられ
る。このサンプリング信号と入力信号のクロックとは非
同期である。従って入力信号の変化点をサンプリングし
てしまうこともあるが、後段のフィルタでノイズがある
程度は除去されるので無視してもよい。また、よりノイ
ズを減少させるためには、それぞれのチャネルの入力デ
ータの変化点とクロックＬＣＫ０〜３が重なった時に
は、ラッチ用クロックＬＣＫ０〜３を禁止して、ラッチ
回路２５〜２８の内容が変化しないようにしてもよい。
なおここに示したものは一例であって、入力データの形
式は任意である。
ルのＳ／Ｐ変換回路の出力データをクロックＬＣＫ０〜
３によってサンプリングする。このサンプリング周波数
はデジタル入力信号のサンプリング周波数よりも高い
値、例えば９６ｋＨｚのサンプリング信号が用いられ
る。このサンプリング信号と入力信号のクロックとは非
同期である。従って入力信号の変化点をサンプリングし
てしまうこともあるが、後段のフィルタでノイズがある
程度は除去されるので無視してもよい。また、よりノイ
ズを減少させるためには、それぞれのチャネルの入力デ
ータの変化点とクロックＬＣＫ０〜３が重なった時に
は、ラッチ用クロックＬＣＫ０〜３を禁止して、ラッチ
回路２５〜２８の内容が変化しないようにしてもよい。
なおここに示したものは一例であって、入力データの形
式は任意である。
【００１３】つぎに補間部について説明する。まず原理
について説明する。ある時刻ｔにおけるサンプル値Ｘｔ
と時刻ｔ＋１におけるサンプル値Ｘt+1 とがある場合
に、時刻ｔ＋α（０＜α＜１）における補間値Ｙは下記
のようになる。
について説明する。ある時刻ｔにおけるサンプル値Ｘｔ
と時刻ｔ＋１におけるサンプル値Ｘt+1 とがある場合
に、時刻ｔ＋α（０＜α＜１）における補間値Ｙは下記
のようになる。
【００１４】Ｙ＝Ｘｔ ＋α（Ｘt+1 −Ｘｔ） 。
【００１５】∴ Ｙ＝（１−α）Ｘｔ ＋αＸt+1 。
【００１６】補間部では、４チャネル分の上記演算を時
分割多重処理で行っている。まずセレクタ２９において
は、時分割多重処理用アドレスＡＤに基づいて、各ラッ
チ回路２５から２８の出力を時分割多重信号（上記式の
Ｘt+1 に相当）に変換し、出力する。ＲＡＭ３０はセレ
クタ２９の出力を書き込み、１サンプリング周期前のデ
ータ（Ｘｔに相当）を保持する。乗算器３２はセレクタ
２９の出力と、クロック発生回路から発生する補間情報
ＦＲＣ（αに相当）とを乗算する。
分割多重処理で行っている。まずセレクタ２９において
は、時分割多重処理用アドレスＡＤに基づいて、各ラッ
チ回路２５から２８の出力を時分割多重信号（上記式の
Ｘt+1 に相当）に変換し、出力する。ＲＡＭ３０はセレ
クタ２９の出力を書き込み、１サンプリング周期前のデ
ータ（Ｘｔに相当）を保持する。乗算器３２はセレクタ
２９の出力と、クロック発生回路から発生する補間情報
ＦＲＣ（αに相当）とを乗算する。
【００１７】加算器３１は１からＦＲＣを減算し、乗算
器３３は加算器３１の出力とＲＡＭ３０の読み出しデー
タとを乗算する。加算器３４は乗算器３２、３３の出力
を加算し、時分割多重の補間データ（Ｙに相当）を出力
する。
器３３は加算器３１の出力とＲＡＭ３０の読み出しデー
タとを乗算する。加算器３４は乗算器３２、３３の出力
を加算し、時分割多重の補間データ（Ｙに相当）を出力
する。
【００１８】最後にミキシング部について説明する。セ
レクタ３７には、チャネル０の演算時には０であり、そ
れ以外の時には１である信号ＳＥＬが入力されている。
従ってチャネル０の演算時には、セレクタ３７から加算
器３５には０が入力される。また加算器３４からは、加
算器３５にチャネル０の補間データが入力される。従っ
て加算器３５の出力には、まずチャネル０の補間データ
が出力され、ラッチ回路３６によって保持される。
レクタ３７には、チャネル０の演算時には０であり、そ
れ以外の時には１である信号ＳＥＬが入力されている。
従ってチャネル０の演算時には、セレクタ３７から加算
器３５には０が入力される。また加算器３４からは、加
算器３５にチャネル０の補間データが入力される。従っ
て加算器３５の出力には、まずチャネル０の補間データ
が出力され、ラッチ回路３６によって保持される。
【００１９】次のチャネル１の演算時においては、ラッ
チ回路３６の出力データがセレクタ３７を介して加算器
３５に入力される。従って、この時にはラッチ回路３６
には、チャネル０の補間データとチャネル１の補間デー
タの和が保持されることになる。このようにして、各チ
ャネルの補間データを順次累算していき、チャネル３の
演算時には加算器３５の出力には全てのチャネルのデー
タを加算した値が得られる。ラッチ回路３８は、クロッ
クＦＣＫによって、全てのチャネルが加算されたデータ
をラッチする。従ってラッチ回路３８の出力には、内部
補間周期毎にミキシングされたデータが得られる。
チ回路３６の出力データがセレクタ３７を介して加算器
３５に入力される。従って、この時にはラッチ回路３６
には、チャネル０の補間データとチャネル１の補間デー
タの和が保持されることになる。このようにして、各チ
ャネルの補間データを順次累算していき、チャネル３の
演算時には加算器３５の出力には全てのチャネルのデー
タを加算した値が得られる。ラッチ回路３８は、クロッ
クＦＣＫによって、全てのチャネルが加算されたデータ
をラッチする。従ってラッチ回路３８の出力には、内部
補間周期毎にミキシングされたデータが得られる。
【００２０】ラッチ回路３８の出力は、補間演算周期と
同じ周期のクロック（例えば３８４ｋＨｚ）で動作する
デジタルフィルタ３９に入力され、例えば２０ｋＨｚ以
上のノイズ成分をカットする。このデジタルフィルタと
しては周知のＩＩＲまたはＦＩＲ型フィルタを使用可能
であり、またラティス型など、特殊なフィルタを用いて
もよい。デジタルフィルタ３９の出力はラッチ回路４０
によって再サンプリングプリングされる。このラッチ回
路はミキサのデジタル出力信号のサンプリング周波数と
同じクロック、例えば４８ｋＨｚのクロックＧＣＫによ
って動作する。
同じ周期のクロック（例えば３８４ｋＨｚ）で動作する
デジタルフィルタ３９に入力され、例えば２０ｋＨｚ以
上のノイズ成分をカットする。このデジタルフィルタと
しては周知のＩＩＲまたはＦＩＲ型フィルタを使用可能
であり、またラティス型など、特殊なフィルタを用いて
もよい。デジタルフィルタ３９の出力はラッチ回路４０
によって再サンプリングプリングされる。このラッチ回
路はミキサのデジタル出力信号のサンプリング周波数と
同じクロック、例えば４８ｋＨｚのクロックＧＣＫによ
って動作する。
【００２１】図４はクロック発生回路１１の内部構造を
示すブロック図である。マスタクロック発振器５０は、
例えば１．５３６ＭＨｚのクロックＭＣＫを発生する。
分周回路５１はマスタクロックＭＣＫを分周し、ＣＫ０
〜ＣＫｎを発生する。論理回路はＡＮＤ、ＯＲ、ＮＯＴ
等の各種ゲート回路を組み合わせて、後述する図５、６
に示されているようなクロック、アドレス、あるいはス
トローブ信号等を作成する。またＡ／Ｄ変換器用クロッ
ク信号も発生する。
示すブロック図である。マスタクロック発振器５０は、
例えば１．５３６ＭＨｚのクロックＭＣＫを発生する。
分周回路５１はマスタクロックＭＣＫを分周し、ＣＫ０
〜ＣＫｎを発生する。論理回路はＡＮＤ、ＯＲ、ＮＯＴ
等の各種ゲート回路を組み合わせて、後述する図５、６
に示されているようなクロック、アドレス、あるいはス
トローブ信号等を作成する。またＡ／Ｄ変換器用クロッ
ク信号も発生する。
【００２２】つぎにミキサの動作について説明する。図
５は図３、４におけるミキサ回路およびクロック発生回
路の主要部の動作タイミングを示すタイムチャートであ
る。この例ではマスタクロックＭＣＫの周波数を１．５
３６ＭＨｚとした場合について説明する。
５は図３、４におけるミキサ回路およびクロック発生回
路の主要部の動作タイミングを示すタイムチャートであ
る。この例ではマスタクロックＭＣＫの周波数を１．５
３６ＭＨｚとした場合について説明する。
【００２３】図４のクロック発生回路では図５に示すよ
うな各種クロック信号を発生している。ＣＫ０〜ＣＫ３
はマスタクロックＭＣＫを分周した信号である。ＡＤは
マスタクロックをチャネル分カウントした、時分割多重
処理用アドレス信号である。ＦＲＣは１サンプリング周
期をさらに４等分した各補間演算周期において、補間演
算を行うための情報である。
うな各種クロック信号を発生している。ＣＫ０〜ＣＫ３
はマスタクロックＭＣＫを分周した信号である。ＡＤは
マスタクロックをチャネル分カウントした、時分割多重
処理用アドレス信号である。ＦＲＣは１サンプリング周
期をさらに４等分した各補間演算周期において、補間演
算を行うための情報である。
【００２４】Ｗ１は図３のＲＡＭ３０の書き込み制御パ
ルスとして用いられる信号であり、この信号によって、
セレクタ２９から出力される各チャネルのサンプリング
データをＲＡＭ３０に書き込む。なお書き込み動作によ
って、ＲＡＭ３０からの出力データが変化して補間演算
に支障がある場合には、ＲＡＭ３０の後にラッチ回路を
設け、読み出したデータを保持するようにすればよい。
ルスとして用いられる信号であり、この信号によって、
セレクタ２９から出力される各チャネルのサンプリング
データをＲＡＭ３０に書き込む。なお書き込み動作によ
って、ＲＡＭ３０からの出力データが変化して補間演算
に支障がある場合には、ＲＡＭ３０の後にラッチ回路を
設け、読み出したデータを保持するようにすればよい。
【００２５】ＬＣＫ０〜３は各チャネルのサンプリング
用信号であり、例えばＬＣＫ０は、サンプリング周期内
の最後の演算周期のＡＤが０の期間（この期間に信号Ｗ
１によりセレクタ２９のチャネル０出力データがＲＡＭ
３０に書き込まれる。）後、次のサンプリング周期の最
初の演算周期のＡＤが０の期間より前の期間Ｔ中であれ
ば、任意の位置に配置可能である。これは他の信号につ
いても同様である。
用信号であり、例えばＬＣＫ０は、サンプリング周期内
の最後の演算周期のＡＤが０の期間（この期間に信号Ｗ
１によりセレクタ２９のチャネル０出力データがＲＡＭ
３０に書き込まれる。）後、次のサンプリング周期の最
初の演算周期のＡＤが０の期間より前の期間Ｔ中であれ
ば、任意の位置に配置可能である。これは他の信号につ
いても同様である。
【００２６】図６は図３におけるミキサ回路の補間部お
よびミキシング部の動作タイミングを示すタイムチャー
トである。図６のＭＣＫ、ＡＤ、ＦＲＣについては図５
と同様であり、ＦＲＣが１／４の値を示している場合の
１補間演算周期を図示している。
よびミキシング部の動作タイミングを示すタイムチャー
トである。図６のＭＣＫ、ＡＤ、ＦＲＣについては図５
と同様であり、ＦＲＣが１／４の値を示している場合の
１補間演算周期を図示している。
【００２７】まず補間動作について説明する。Ｐ１は図
３の乗算器３２の出力データであり、またＰ２は乗算器
３３の出力データである。Ｄ０ｎはセレクタ２９から出
力される０チャネルのデータを示しており、Ｄ０n-1 は
ＲＡＭ３０から出力される、１サンプリング周期前の０
チャネルのデータを示している。ＡＤが０の期間におい
ては、乗算器３２にはＦＲＣ（＝１／４）とＤ０ｎが入
力されているから、その出力値Ｐ１は（１／４Ｄ０ｎ）
となる。また加算器３１の出力は３／４になるから乗算
器３３の出力は（３／４Ｄ０n-1 ）となる。従って加算
器３４の出力Ｐ３は（１／４Ｄ０ｎ＋３／４Ｄ０n-1 ）
となり、補間値が得られる。
３の乗算器３２の出力データであり、またＰ２は乗算器
３３の出力データである。Ｄ０ｎはセレクタ２９から出
力される０チャネルのデータを示しており、Ｄ０n-1 は
ＲＡＭ３０から出力される、１サンプリング周期前の０
チャネルのデータを示している。ＡＤが０の期間におい
ては、乗算器３２にはＦＲＣ（＝１／４）とＤ０ｎが入
力されているから、その出力値Ｐ１は（１／４Ｄ０ｎ）
となる。また加算器３１の出力は３／４になるから乗算
器３３の出力は（３／４Ｄ０n-1 ）となる。従って加算
器３４の出力Ｐ３は（１／４Ｄ０ｎ＋３／４Ｄ０n-1 ）
となり、補間値が得られる。
【００２８】つぎに、加算動作について説明する。セレ
クタ３７の選択信号ＳＥＬは図６に示すように、ＡＤが
０の期間のみ０であり、他の期間は１である。従って、
セレクタ３７の出力には、ＡＤが０の期間は０が、その
他の期間にはラッチ回路３６の出力が表れる。また加算
器３５のもう一方の入力には加算器３４の出力Ｐ３が入
力される。従って、ＡＤが０の期間においては、加算器
３５の出力Ｐ４にはチャネル０の補間データＡが出力さ
れ、このデータは、マスタクロックＭＣＫの立ち下がり
のタイミングで、ラッチ回路３６によってラッチされ
る。
クタ３７の選択信号ＳＥＬは図６に示すように、ＡＤが
０の期間のみ０であり、他の期間は１である。従って、
セレクタ３７の出力には、ＡＤが０の期間は０が、その
他の期間にはラッチ回路３６の出力が表れる。また加算
器３５のもう一方の入力には加算器３４の出力Ｐ３が入
力される。従って、ＡＤが０の期間においては、加算器
３５の出力Ｐ４にはチャネル０の補間データＡが出力さ
れ、このデータは、マスタクロックＭＣＫの立ち下がり
のタイミングで、ラッチ回路３６によってラッチされ
る。
【００２９】ＡＤが１の期間においては、加算器３５の
入力には、加算器３４から出力されるチャネル１の補間
データＢと、ラッチ回路からの出力であるチャネル０の
補間データＡが入力され、その加算出力Ｐ４が再びラッ
チ回路３６に保持される。従って、補間演算周期の最後
には、加算器３５の出力には、全てのチャネルの補間デ
ータが加算されたものが得られる。ラッチ回路３８はこ
のデータをクロック信号ＦＣＫの立ち下がりのタイミン
グでラッチする。このような動作により、補間演算周期
毎にミキシングされた信号が得られる。この信号はデジ
タルフィルタによって不要な高域ノイズがカットされ、
クロックＧＳＫ（例えば４８ｋＨｚ）によって再サンプ
リングされる。
入力には、加算器３４から出力されるチャネル１の補間
データＢと、ラッチ回路からの出力であるチャネル０の
補間データＡが入力され、その加算出力Ｐ４が再びラッ
チ回路３６に保持される。従って、補間演算周期の最後
には、加算器３５の出力には、全てのチャネルの補間デ
ータが加算されたものが得られる。ラッチ回路３８はこ
のデータをクロック信号ＦＣＫの立ち下がりのタイミン
グでラッチする。このような動作により、補間演算周期
毎にミキシングされた信号が得られる。この信号はデジ
タルフィルタによって不要な高域ノイズがカットされ、
クロックＧＳＫ（例えば４８ｋＨｚ）によって再サンプ
リングされる。
【００３０】つぎに他の実施例について説明する。図７
は、図３の加算器３４と加算器３５の間に、レベルを制
御する回路を付加した場合のブロック図である。ＲＡＭ
４１は図示しないパネル回路等から入力される各チャネ
ルのレベル制御情報を保持し、時分割多重処理用アドレ
ス信号ＡＤによって順次読み出される。乗算器４２は加
算器３４から出力される補間データとＲＡＭ４１から読
み出されるレベル制御情報とを乗算する。なおラッチ回
路４３は無くてもよいが、ここでマスタクロックＭＣＫ
によってデータを一旦ラッチし、これ以降の回路の処理
タイミングを全て１マスタクロック分遅らせることによ
り、処理速度の遅い乗算器等の使用が可能となる。この
ような回路を付加することにより、各チャネル毎のレベ
ル制御が可能となる。
は、図３の加算器３４と加算器３５の間に、レベルを制
御する回路を付加した場合のブロック図である。ＲＡＭ
４１は図示しないパネル回路等から入力される各チャネ
ルのレベル制御情報を保持し、時分割多重処理用アドレ
ス信号ＡＤによって順次読み出される。乗算器４２は加
算器３４から出力される補間データとＲＡＭ４１から読
み出されるレベル制御情報とを乗算する。なおラッチ回
路４３は無くてもよいが、ここでマスタクロックＭＣＫ
によってデータを一旦ラッチし、これ以降の回路の処理
タイミングを全て１マスタクロック分遅らせることによ
り、処理速度の遅い乗算器等の使用が可能となる。この
ような回路を付加することにより、各チャネル毎のレベ
ル制御が可能となる。
【００３１】以上、２つの実施例を説明したが、以下の
ような変形例も考えられる。入力信号のサンプリング周
波数は、この例では９６ｋＨｚとしたが、入力信号より
高い値であれば、任意の値を取り得る。また内部の動作
周波数についても、回路が動作可能な範囲でマスタクロ
ックをもっと高い周波数に選択し、より細かい補間を行
うことも可能である。フィルタに関しては、デジタルフ
ィルタの代わりにＤ／Ａ変換器、アナログフィルタ、Ａ
／Ｄ変換器を用いてもよい。
ような変形例も考えられる。入力信号のサンプリング周
波数は、この例では９６ｋＨｚとしたが、入力信号より
高い値であれば、任意の値を取り得る。また内部の動作
周波数についても、回路が動作可能な範囲でマスタクロ
ックをもっと高い周波数に選択し、より細かい補間を行
うことも可能である。フィルタに関しては、デジタルフ
ィルタの代わりにＤ／Ａ変換器、アナログフィルタ、Ａ
／Ｄ変換器を用いてもよい。
【００３２】実施例においては、１系統のみしか示さな
かったが、ステレオ用に左右２系統設けることは当然で
あり、この場合に１系統の回路で時分割多重処理するこ
とも可能である。また各入力対応にパンポット、ソロ、
ミュート等の処理回路、あるいはコーラス、ディレイ、
リバーブ等のエフェクタ、もしくはその接続端子を例え
ば図３の加算器３４と加算器３５の間、あるいは図７の
レベル制御回路と組み合わせて設けてもよい。
かったが、ステレオ用に左右２系統設けることは当然で
あり、この場合に１系統の回路で時分割多重処理するこ
とも可能である。また各入力対応にパンポット、ソロ、
ミュート等の処理回路、あるいはコーラス、ディレイ、
リバーブ等のエフェクタ、もしくはその接続端子を例え
ば図３の加算器３４と加算器３５の間、あるいは図７の
レベル制御回路と組み合わせて設けてもよい。
【００３３】
【発明の効果】以上述べたように、本発明によれば、サ
ンプリング周波数が異なる信号同士をミキシングできる
という効果がある。
ンプリング周波数が異なる信号同士をミキシングできる
という効果がある。
【図１】 ＰＡシステム全体の構成を表すブロック図で
ある。
ある。
【図２】 ミキサの内部構成の概略を示すブロック図で
ある。
ある。
【図３】 ミキサ回路の内部構成を示すブロック図であ
る。
る。
【図４】 クロック発生回路の内部構成を示すブロック
図である。
図である。
【図５】 ミキサ回路の動作タイミングを示すタイムチ
ャートである。
ャートである。
【図６】 補間、ミキシング動作を示すタイムチャート
である。
である。
【図７】 他の実施例の主要部を示すブロック図であ
る。
る。
１…デジタルミキサ、２…ＣＤ、３、８…ＤＡＴ、４…
電子楽器、５…マイク、６…アンプ、７…スピーカ １０…ミキサ回路、１１…クロック発生回路、１２…Ａ
／Ｄ変換器、１３…Ｄ／Ａ変換器、１４…シリアル／パ
ラレル変換回路
電子楽器、５…マイク、６…アンプ、７…スピーカ １０…ミキサ回路、１１…クロック発生回路、１２…Ａ
／Ｄ変換器、１３…Ｄ／Ａ変換器、１４…シリアル／パ
ラレル変換回路
Claims (3)
- 【請求項１】 入力されるデジタル信号のサンプリング
周波数よりも高いクロック信号を発生するクロック発生
手段と、 該クロック発生手段により発生したクロック信号に基づ
き、入力信号をサンプリングする複数のサンプリング手
段と、 前記複数のサンプリング手段の出力信号を加算するミキ
シング手段とを備えたことを特徴とするデジタルミキ
サ。 - 【請求項２】 さらに、前記サンプリング手段から出力
されたデータを前記クロック信号より短い周期で補間す
る補間手段を備えたことを特徴とする、請求項１に記載
のデジタルミキサ。 - 【請求項３】 さらに、前記ミキシング手段から出力さ
れたデータをフィルタ処理するフィルタ手段と、 前記クロック信号よりも低い周波数の信号でフィルタ手
段の出力信号をサンプリングする再サンプリング手段と
を備えたことを特徴とする、請求項１に記載のデジタル
ミキサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341038A JPH06168575A (ja) | 1992-11-30 | 1992-11-30 | デジタルミキサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341038A JPH06168575A (ja) | 1992-11-30 | 1992-11-30 | デジタルミキサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06168575A true JPH06168575A (ja) | 1994-06-14 |
Family
ID=18342662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4341038A Pending JPH06168575A (ja) | 1992-11-30 | 1992-11-30 | デジタルミキサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06168575A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0734018A2 (en) * | 1995-03-20 | 1996-09-25 | Fujitsu Limited | Audio data processing apparatus |
| JP2000508792A (ja) * | 1996-03-29 | 2000-07-11 | マイクロソフト コーポレイション | Ｐｃと民生用電子装置とのデジタル相互接続 |
| JP2007157191A (ja) * | 2005-11-30 | 2007-06-21 | Toshiba Corp | 音声ミクシング処理装置及び音声ミクシング処理方法 |
| US7334010B2 (en) | 2002-03-12 | 2008-02-19 | Oki Electric Industry Co., Ltd. | Feedback digital filter |
| JP2011529229A (ja) * | 2008-07-23 | 2011-12-01 | クゥアルコム・インコーポレイテッド | 複数ストリームのメディアデータを統合するためのシステム、方法または装置 |
| WO2015155524A1 (en) * | 2014-04-08 | 2015-10-15 | Acano (Uk) Limited | Audio mixer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02277308A (ja) * | 1989-04-18 | 1990-11-13 | Yamaha Corp | デジタルミキシング回路 |
-
1992
- 1992-11-30 JP JP4341038A patent/JPH06168575A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02277308A (ja) * | 1989-04-18 | 1990-11-13 | Yamaha Corp | デジタルミキシング回路 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0734018A2 (en) * | 1995-03-20 | 1996-09-25 | Fujitsu Limited | Audio data processing apparatus |
| EP1071231A2 (en) * | 1995-03-20 | 2001-01-24 | Fujitsu Limited | Audio data processing apparatus |
| EP0734018B1 (en) * | 1995-03-20 | 2002-11-13 | Fujitsu Limited | Audio data processing apparatus |
| JP2000508792A (ja) * | 1996-03-29 | 2000-07-11 | マイクロソフト コーポレイション | Ｐｃと民生用電子装置とのデジタル相互接続 |
| US7334010B2 (en) | 2002-03-12 | 2008-02-19 | Oki Electric Industry Co., Ltd. | Feedback digital filter |
| JP2007157191A (ja) * | 2005-11-30 | 2007-06-21 | Toshiba Corp | 音声ミクシング処理装置及び音声ミクシング処理方法 |
| JP2011529229A (ja) * | 2008-07-23 | 2011-12-01 | クゥアルコム・インコーポレイテッド | 複数ストリームのメディアデータを統合するためのシステム、方法または装置 |
| US8762561B2 (en) | 2008-07-23 | 2014-06-24 | Qualcomm Incorporated | System, method or apparatus for combining multiple streams of media data |
| WO2015155524A1 (en) * | 2014-04-08 | 2015-10-15 | Acano (Uk) Limited | Audio mixer |
| US10291668B2 (en) | 2014-04-08 | 2019-05-14 | Cisco Technology, Inc. | Audio mixer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7612281B2 (en) | Reverberation effect adding device | |
| JP2970907B2 (ja) | Ｐｃｍにおけるアナログ信号合成装置 | |
| EP0734018B1 (en) | Audio data processing apparatus | |
| EP0218912B1 (en) | Special effects device for an electronic musical instrument | |
| US6300553B2 (en) | Pitch shifter | |
| JP3175179B2 (ja) | デジタルピッチシフター | |
| US5625158A (en) | Musical tone generating apparatus | |
| JP3482685B2 (ja) | 電子楽器の音源装置 | |
| JPH06168575A (ja) | デジタルミキサ | |
| JP2699629B2 (ja) | 楽音信号生成装置 | |
| JP2790066B2 (ja) | 楽音信号発生装置および波形メモリ読出補間装置 | |
| JP2699570B2 (ja) | 電子楽器 | |
| JPH05173583A (ja) | カラオケ装置 | |
| JP3298152B2 (ja) | 楽音信号発生装置 | |
| JPH0468632B2 (ja) | ||
| JP2642092B2 (ja) | デジタルエフェクト装置 | |
| JPH03123397A (ja) | 音声速度変換装置 | |
| JPH09198045A (ja) | 音源装置 | |
| JPH0299A (ja) | 波形データ作成装置 | |
| JP2560276B2 (ja) | デジタルエフエクト装置 | |
| JP3017042B2 (ja) | 音声合成装置 | |
| JPS62117000A (ja) | 音響信号発生装置 | |
| JPH0573065A (ja) | 楽音信号発生装置 | |
| JPH0816178A (ja) | キーコントロール装置 | |
| JPH0690621B2 (ja) | 楽音信号処理装置 |