JPH0997170A - ８ビット乱数作成装置 - Google Patents

Abstract

(57)【要約】 【課題】 ２進乱数作成装置から、直接に８ビットの乱
数信号を得て、出力することにある。 【解決手段】 雑音信号ａをデジタル化した乱数信号ｅ
を出力する８つの乱数発生回路３を並列に設けた８ビッ
ト乱数発生部２と、各乱数信号ｅを個々に入力して、外
部からの制御信号ｈに従って各乱数信号ｅを同一時点で
サンプリングして得た２値化信号ｇを８ビット乱数出力
ｆとして出力する８ビット並列送出部１４とから構成
し、従来の８倍の速度で取り扱いの便利な８ビット乱数
出力ｆを作成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システムのランダムデ
ータによるシュミレーション、システムパラメタのラン
ダムな選択、或いはデジタル情報のランダムな符号変換
等に利用される８ビット乱数作成装置に関するものであ
る。

【０００２】

【従来の技術】例えば、ノイズツエナーダイオードから
の電子雪崩効果によって生成される電気雑音信号は、極
めて低い周波数（１０Hz程度）から数１０ＭHz帯程度ま
で電力スペクトラムが平坦なガウス性白色雑音であるこ
とが知られており、これを利用したアナログ雑音発生器
が通信回線の情報伝送品質の特性試験等に使用されてい
る。

【０００３】このアナログ雑音発生器からの出力信号は
アナログ波形であるので、デジタル的信号の取扱いが主
流となっている現在、システムパラメタのランダムな選
択、デジタル情報のランダムな符号変換等への応用に
は、更に何らかの変換が必要である。

【０００４】この要望を満たすべく、確率的特性の既知
であり、かつ所定の帯域に制限された電気雑音信号か
ら、１と０の２値系列から成るデジタル形式の乱数信号
を得る技術が提案され、２進乱数作成装置として、暗号
化用の乱数鍵やパスワード等の作成のために使用されて
いる。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
２進乱数作成装置により、コンピュータ等の演算装置で
最も処理のし易い８ビットの乱数信号を得るには、２進
乱数作成装置から出力された乱数信号を８回繰り返して
サンプリングしなければならず、８ビットの乱数信号を
得るのに面倒な手間と処理とが必要であると云う問題が
あった。

【０００６】また、従来の２進乱数作成装置が発生する
乱数信号の速度は、最高で１０ＭHzであるため、発生す
る乱数信号の波長に近い速度でサンプリングすると、同
一波長内の値をサンプリングする場合が生じ、サンプリ
ングした値がランダムではなくなってしまうことを考慮
して、乱数信号発生速度よりも或る程度低い速度でサン
プリングを行う必要があり、このため８ビットの乱数信
号を作成するには、１ビットの場合の８倍以上の時間が
必要となると云う問題があった。

【０００７】すなわち、図６に示すように、一つの乱数
発生回路３で構成された２進乱数作成装置から出力され
た一つの乱数信号ｅから８ビット乱数出力を得るには、
図７に示すように、出力された乱数信号ｅを第１のサン
プリングパルスｂ１から第８のサンプリングパルスｂ８
により１ビット毎の直列採取を行う必要があり、サンプ
リングパルスｂによる採取を開始してから、サンプリン
グパルスｂの時間間隔の少なくとも８倍の時間後の第８
のサンプリングパルスｂ８による採取が完了した時点
で、８ビット乱数出力（図７の場合、〔１００１１１０
１〕、１６進数では９Ｄ）を得ることになり、各サンプ
リングパルスｂのサンプリングにより得た２値化信号を
順に記憶する回路構成を必要とすることになっていた。

【０００８】そこで、本発明は、上記した従来技術にお
ける問題点を解消すべく創案されたもので、２進乱数作
成装置から直接８ビットの乱数信号を得ることを技術的
課題とし、もって演算装置における乱数信号の利用を容
易なものとすると共に、速やかで円滑な乱数信号利用状
況を得ることを目的とする。

【０００９】

【課題を解決するための手段】上記技術的課題を解決す
るため、本発明のうち、請求項１記載の発明は、直流成
分を除去した確率的特性が既知であると共に、所定の帯
域に制限されたガウス性電気雑音信号ａをデジタル化し
た２進乱数信号ｅを出力する８つの乱数発生回路を並列
に設けた８ビット乱数発生部を有すること、この８ビッ
ト乱数発生部の各乱数発生回路からの乱数信号ｅを個々
に入力し、演算装置からの制御信号ｈに従って、各乱数
信号ｅを単一のサンプリングパルスでサンプリングして
得た２値化信号ｇを８ビット乱数出力ｆとして演算装置
バスに出力する８ビット並列送出部を有すること、を手
段としている。

【００１０】請求項２記載の発明は、請求項１記載の発
明の構成のうち、各乱数発生回路におけるガウス性電気
雑音信号ａの発生源を、ノイズツェナーダイオードとし
たことを手段としている。

【００１１】

【作用】請求項１記載の発明は、８つの乱数発生回路を
並列に設けて８ビット乱数発生部を構成しており、各乱
数発生回路から同期して出力された乱数信号ｅを、その
まま８ビット並列送出部に入力する。

【００１２】８ビット並列送出部は、一種のゲート回路
であって、外部の演算装置からの制御信号ｈの入力に従
って、８ビット乱数発生部から入力された個々の乱数信
号ｅを一つのサンプリングパルスでサンプリングして得
た、すなわち１ビットの時間で得た、２値化信号ｇの組
合せとして構成される８ビット乱数出力ｆを演算装置バ
スに出力する。

【００１３】このように、本発明による８ビット乱数作
成装置は、１ビットの時間で、演算装置で処理し易い８
ビットの信号である８ビット乱数出力ｆを演算装置側に
出力するので、演算装置側における２値化乱数信号の取
り扱いがきわめて容易となると共に、１ビットの時間単
位で８ビット乱数出力ｆを得ることができるので、演算
装置側における２値化乱数信号の取り扱い速度を大幅に
高めることになる。

【００１４】

【実施例】以下、本発明の一実施例を、図１ないし図５
を参照しながら説明する。図１は、本発明の８ビット乱
数作成装置１の電気的構成の一実施例を示すブロック図
で、８ビット乱数発生部２は、８つの乱数発生回路３を
並列に設けると共に、各乱数発生回路３からの出力であ
る乱数信号ｅは、そのまま８ビット乱数発生部２の出力
として出力される。

【００１５】図２は、乱数発生回路３の電気的構成の一
実施例を示すブロック図で、雑音信号発生部４と、Ａ／
Ｄ変換器１０と、信号成形器１２とから構成され、一つ
のサンプリングパルス発生部１１が、各乱数発生回路３
に接続されている。

【００１６】雑音信号発生部４は、電気雑音発生源とし
てノイズツェナーダイオード５を使用して図３に示す構
成となっていて、図３において、６はノイズツェナーダ
イオード５に電子雪崩を起こすに適当な電流を流すため
の制限抵抗であり、７は直流分除去用のコンデンサであ
り、増幅器８の出力端子からノイズツェナーダイオード
５から得た雑音信号ａが出力される。

【００１７】ノイズツェナーダイオード５から得られた
雑音信号ａは、きわめて低い周波数（１０Hz程度）から
数１０ＭHz程度までの電力スペクトラムが平坦なガウス
性白色雑音であることが知られており、制限抵抗６の抵
抗値および印加電圧値を選ぶことにより、通常、数１０
μＡオーダーの電流をノイズツェナーダイオード５の供
給電流としている。

【００１８】雑音信号発生部４からの雑音信号ａは、ロ
ーパスフィルタ９により所定の帯域に制限された後、Ａ
／Ｄ変換器１０に入力される。

【００１９】Ａ／Ｄ変換器１０は、入力された雑音信号
ａをサンプリングパルス発生部１１から入力されるサン
プリングパルスｂでサンプリングし、このサンプリング
値をＡ／Ｄ変換する。

【００２０】Ａ／Ｄ変換器１０による雑音信号ａのサン
プリング値のＡ／Ｄ変換は、Ａ／Ｄ変換クロックパルス
によって行われるが、このＡ／Ｄ変換クロックパルスの
一つである最小桁クロックパルスｄにより、最小桁ビッ
トに生起するデジタル信号である最小桁信号ｃだけを取
り出し、この最小桁信号ｃを信号成形部１２を形成する
フリップフロップ回路のＳ入力に入力する。

【００２１】信号成形回路１２を形成するフリップフロ
ップ回路のもう一方の入力であるＲ入力には、Ａ／Ｄ変
換器１０からの最小桁クロックパルスｄと最小桁信号ｃ
の反転信号とを入力するアンド回路１３の出力が入力さ
れるので、信号成形回路１２であるフリップフロップ回
路は、その出力状態と反対の最小桁信号ｃが入力される
度に、その出力状態を反転させ、これにより２値化系列
雑音信号である乱数信号ｅが生成されて出力される。

【００２２】各乱数発生回路３から出力される乱数信号
ｅは、そのまま８ビット乱数発生部２の出力として８ビ
ット並列送出部１４に出力されるので、８ビット乱数発
生部２の出力信号は８ビット乱数系列となる。

【００２３】８ビット並列送出部１４は、８ビット乱数
発生部２からの出力をそのまま受け入れて、外部からの
指令である演算装置１５からの制御信号ｈにより、入力
された８つの乱数信号ｅを単一時点でサンプリングし
て、各乱数信号ｅから２値化信号ｇを生成し、この２値
化信号ｇをそのまま出力することにより、８ビット乱数
出力ｆとして出力する。

【００２４】すなわち、図４に示すように、８ビット乱
数発生部２の８つの乱数発生回路３から出力された乱数
信号ｅは、図５に示すように、それぞれ同時に８ビット
並列送出部１４に入力される。

【００２５】８ビット並列送出部１４に入力された各乱
数信号ｅは、サンプリングパルスとして機能する演算装
置１５からの制御信号ｈに従ってサンプリングされて、
個々に２値化信号ｇに生成されると共に、そのまま８ビ
ット乱数出力ｆとして出力されるが、例えば図５の場合
は、第１の制御信号ｈ１により、第１の乱数信号ｅ１か
ら０の２値化信号ｇが、第２の乱数信号ｅ２から１の２
値化信号ｇが、第３の乱数信号ｅ３から１の２値化信号
ｇが、第４の乱数信号ｅ４から１の２値化信号ｇが、第
５の乱数信号ｅ５から０の２値化信号ｇが、第６の乱数
信号ｅ６から０の２値化信号ｇが、第７の乱数信号ｅ７
から１の２値化信号ｇが、そして第８の乱数信号ｅ８か
ら１の２値化信号ｇがそれぞれ得られ、出力される８ビ
ット乱数出力ｆは〔０１１１００１１〕となる。

【００２６】この８ビット乱数出力ｆは、サンプリング
パルスとして作用する制御信号ｈの入力の度に出力され
るので、この制御信号ｈとして従来からのサンプリング
パルスを使用することにより、従来の８倍の速度で８ビ
ット乱数出力ｆを得ることができることになる。

【００２７】８ビット並列送出部１４から出力された８
ビット乱数出力ｆ、すなわち８ビット乱数作成装置１か
ら出力された８ビット乱数出力ｆは、演算装置１５の演
算装置バス１６に入力に入力され、そのまま処理され
る。

【００２８】

【発明の効果】本発明は、上記した構成となっているの
で、以下に示す効果を奏する。８つの乱数信号を一つの
信号により単一時点でサンプリングして、各乱数信号を
同時に２値化信号に生成し、この８つの２値化信号の組
合せを８ビット乱数出力とするので、簡単にかつ正確に
８ビット乱数出力を得ることができる。

【００２９】生成される８ビット乱数出力は、一つの信
号による単一時点でのサンプリングにより得ることがで
きるので、従来の８倍の速度で一つの８ビット乱数出力
を得ることができる。

【００３０】８ビット乱数出力を直接出力するので、こ
の乱数出力を入力するコンピュータ等の演算装置におけ
る８ビット乱数出力の取り扱い処理が容易で簡単なもの
となり、きわめて扱い易いものとなる。

【図面の簡単な説明】

【図１】本発明装置の一実施例の電気回路構成を示す、
ブロック図。

【図２】図１に示した実施例における、乱数発生回路の
回路構成例を示すブロック図。

【図３】図２に示した乱数発生回路における、雑音信号
発生部の回路構成例を示す電気回路図。

【図４】８ビット乱数発生部から並列出力される乱数信
号の説明図。

【図５】８ビット並列送出部における８つの乱数信号か
ら８つの２値化信号を生成する動作の説明図。

【図６】従来の乱数作成装置から出力される乱数信号の
説明図。

【図７】図６で得た乱数信号から８ビット乱数出力を得
る操作の説明図。

【符号の説明】

１ ； ８ビット乱数作成装置 ２ ； ８ビット乱数発生部 ３ ； 乱数発生回路 ４ ； 雑音信号発生部 ５ ； ノイズツェナーダイオード ６ ； 制限抵抗 ７ ； 直流分カット用コンデンサ ８ ； 増幅器 ９ ； ローパスフィルタ １０； Ａ／Ｄ変換器 １１； サンプリングパルス発生部 １２； 信号成形部 １３； アンド回路 １４； ８ビット並列送出部 １５； 演算装置 １６； 演算装置バス ａ ； 雑音信号 ｂ ； サンプリングパルス ｃ ； 最小桁信号 ｄ ； 最小桁クロックパルス ｅ ； 乱数信号 ｆ ； ８ビット乱数出力 ｇ ； ２値化信号 ｈ ； 制御信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 直流成分を除去した確率的特性が既知で
   あると共に、所定の帯域に制限されたガウス性電気雑音
   信号(a) をデジタル化した２進乱数信号(e)を出力する
   ８つの乱数発生回路(3) を並列に設けた８ビット乱数発
   生部(2) と、該８ビット乱数発生部(2) の各乱数発生回
   路(3) からの乱数信号(e) を個々に入力し、演算装置(1
   5)からの制御信号(h) に従って、前記各乱数信号(e) を
   単一のサンプリングパルスでサンプリングして得た２値
   化信号(g) を８ビット乱数出力(f) として演算装置バス
   (16)に出力する８ビット並列送出部(14)と、から成る８
   ビット乱数作成装置。
2. 【請求項２】 各乱数発生回路(3) におけるガウス性電
   気雑音信号(a) の発生源を、ノイズツェナーダイオード
   (5) とした請求項１記載の８ビット乱数作成装置。