JPS63141415A - 並直列変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ロード式並直列変換回路において、ロードパルスを発す
る時間の設定及び並列データを書き込むタイミングに余
裕を持たせられるようにして、ロード式並直列変換回路
を動作させるプログラミングの際、余り時間を気にせず
容易に作成出来るようにしたものである。

〔産業上の利用分野〕

本発明は、ディジタル機器に使用するロード式並直列変
換回路の改良に関する。

ロード式並直列変換回路を動作させるプログラミングの
際、余り時間を気にせず容易に作成出来ることが望まし
い。

〔従来の技術〕

以下従来例を図を用いて説明する。

第３図は従来例のブロック図、第４図は第３図のタイム
チャートで、（Ａ）〜（Ｃ）は第３図のａ−ｃ点に対応
している。

以下は８ビツトの並列データを直列データに変換する場
合を例にとり説明する。

第３図の並直列変換器５では、第４図（Ｃ）に示すロー
ドパルスが入力すると、一旦並直列変換器５内のレジス
タに８ビツトの並列データを取り込み、第４図（Ａ）に
示すクロックにて、次のタイミングから（Ｂ）に示す如
く直列データとして出力する。

従って、プログラムで、並直列変換器５を動作させるよ
うにするには、８ビット並列データを、直列データを出
力する直前の第４図（Ｃ）のイに示す１クロツク内でロ
ードするよう、ロード命令を作成している。

〔発明が解決しようとする問題点〕

しかしながら、プログラムで、直列データを出力する直
前の１クロツク内でロードするよう、ロード命令を作成
するのには、ロード命令を発する時刻が、この短い１ク
ロツクの時間内にくるように注意して作成せねばならす
、プログラミングを困難にする問題点がある。

〔問題点を解決するための手段〕

上記問題点は、第１図の本発明の実施例のブロック図に
示す如く、時刻を設定したレジスタ１の値と、タイマ２
の値とを比較器３により比較し、一致した時該比較器３
よりロードパルス出力し、並列データを書き込んでいる
レジスタ４より並列データを並直列変換器５に取り込み
、直列データを出力するようにした本発明の並直列変換
回路により解決される。

〔作用〕

本発明によれば、レジスタ４に予゛め並列データを書き
込んでおき又ロードパルスを発する時刻も予めレジスタ
１にセットしておくと、タイマ２の値がこのセットした
値と同じになると、比較器３より並直列変換器５にロー
ドパルスが出力され、並直列変換器５ばレジスタ４より
並列データを取り込み、次のクロックより直列データを
出力する。

従って、レジスタ４に並列データを書き込む時間及びロ
ードパルスを発する時間をレジスタ１に設定する時間は
、ロードパルスを発する前の、少なくとも、直列データ
を出力している間であればよい。

よって、並直列変換回路を動作させるプログラミングで
、レジスタ４に並列データを書き込む時間及びロードパ
ルスを発する時間の設定を行う時間は、ロードパルスを
発する前の、少なくとも、直列データを出力する間であ
ればよく、制限時間幅は従来に比し少なくとも数倍にな
るので、それ程時間を気にしなくともプログラミングが
可能となりプログラミングが容易になる。

〔実施例〕

以下本発明の１実施例に付き図に従って説明する。

第１図は本発明の実施例のブロック図、第２図は第１図
のタイムチャートで（Ａ）〜（Ｃ）は第１図のａ　−Ｃ
点に対応している。

まず、時間的に一番厳しい条件である、並直列変換回路
を次々と使用する場合で、８ビツトの並列データを直列
データに変換する場合を例にとり説明する。

この場合は、第２図（Ｃ）の口、ハに示す如く、８ビツ
トの直列データの最後を出力する８クロツク毎の時間に
、ロードパルスを発することになる。

まず、８ビット並列データを、レジスタ４に書込み、又
出力タイミング値例えば８をレジスタ１に書き込んでお
く。

この２つのレジスタへの書込みは、第２図（Ｃ）に示す
、ロードパルスを発する前の、直列データを出力してい
る８クロツクの間に行えばよい。

このようにしておくと、タイマであるカウンタ２のカウ
ント値が８となると、比較器３は、レジスタ１に書き込
んである値と一致するので、第２図（Ｃ）の口、ハに示
す如く、ロードパルスを並直列変換器５に発する。

このロードパルスにより、並直列変換器５は、レジスタ
４より並列データを取り込み、次のクロックより第２図
（Ｂ）に示す如く、８ビツトの直列データを次々と出力
する。

尚このロードパルスはタイマであるカウンタ２に入力し
、これをリセットする。

この場合は、８ビット並列データを、レジスタ４に書込
み、又出力タイミング値例えば８をレジスタ１に書き込
むタイミング幅は、第２図（Ｄ）に示す如く、ロードパ
ルスを発する前の、直列データを出力している８クロツ
クの間になるが、並直列変換回路を次々と使用しない時
は、ロードパルスを発する時間迄に書き込めばよくなる
。

従って、並直列変換回路を動作させるプログラミング時
、並列データを、レジスタ４に書込ませるロード命令を
発する時間幅は、ロードパルスを発する時間をレジスタ
１に設定する時間幅と共に従来に比し大幅に広くなるの
で、ロード命令を発する時間をそれ程気にしなくてよく
なるので、プログラミングが容易となる。

列変換回路を動作させるプログラミング時、並列データ
を書込ませるロード命令を発する時間幅は、ロードパル
スを発する時間をレジスタに設定する時間幅と共に、従
来に比し大幅に広くなるので、ロード命令を発する時間
をそれ程気にしなくてよくなるので、プログラミングが
容易となる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
のタイムチャート、 第３図は従来例のブロック図、 第４図は第３図のタイムチャートである。 図において、 １．４はレジスタ、 ２はタイマ、カウンタ、 ３は比較器、 ５は並直列変換器を示す。

Claims (1)

1. 【特許請求の範囲】 時刻を設定した第１のレジスタ（１）の値と、タイマ（
   ２）の値とを比較器（３）により比較し、一致した時該
   比較器（３）よりロードパルスを出力し、 並列データを書き込んでいる第２のレジスタ（４）より
   並列データを並直列変換器（５）に取り込み、直列デー
   タを出力するようにしたことを特徴とする並直列変換回
   路。