JPS5870354A - 割込制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マイクロプログラム制御方式（−於いて、高
速レスポンスの割込処理を実現でき、且つ割込を意識す
ることなくマイクロプログラムを記述することができる
割込制御方式（＝関するものである。

マイクロプログラム制御方式は、現在、計算機、コント
ローラ等の中央処理部への適用を主体に広く利用されて
いるが、制御部構成に高い融通性を与えることができる
為、各種のインテリジェンス入出力装置や機能モジュー
ルへの適用も進んでいる。

ところで、インテリジェンス入出力装置や機能モジュー
ル等（１於いては、例えば直列ノくルス列のパルス数を
計数すると言うような外部入力（二対する処理を行なう
ことが必要となる場合がある。マイクロプログラム制御
方式を適用した従来のインテリジェンス入出力装置等（
＝於いては、このような場合、マイクロプログラム（二
より、一定時間間隔で外部入力の有無をチェックし、外
部入力があった場介、サブルーチンを呼出し、外部入力
（二対する処理を行なっている為、マイクロプログラム
の設計が非常（＝煩わしいものとなる欠点があった。

第１図は従来方式を説明する為のブロック線図であり、
外部から加えられる直列パルス列の入力パルス数を計数
する場合（二ついてのものである。

尚、同図（−於いて、１は、マイクロシーケンサ２、マ
イクロ命令が格納されているマイクロプログラムメモリ
３、パイプラインレジスタ４、分岐制御回路５、テスト
条件選択回路６から成るマイクロプログラム制御部、７
は演算回路８、演算レジスタ９、メモリ１０から成る演
算制御部、１１は直列パルス列の入力端子である。又、
第２図はマイクロプログラムメモリ３に格納されている
マイクロ命令のフォーマットの一例を示し、ＢＯＰはマ
イクロプログラム制御部１の動作モードを指定する分岐
制御フィールド、Ｔｅ３はテスト条件選択回路６（二加
えられるパルス列ＲＴ、演算回路８の出力信号ＡＬ（例
えばオーバフロー等を示す信号）の何れを分岐制御回路
５に加えるのかを示すテスト条件フィールド、ＢＡＤは
分岐先のアドレスを示す分岐１アドレスフイールド、Ｍ
ＡＤはメモリ１０のアドレスを示すメモリアドレスフィ
ールド、ＡＯＰは演算制御部制御フィールド、ＲＢはソ
ースレジスタ指定フィールド、Ｒｄはデイステネーショ
ンレジスタ指定フィールド、ＩＭＭは直接数値フィール
ドである。

またＣＴＬは後述の第６図の実施例の場合に専用（二設
けられるコントロールフィールドであり、この機能につ
いては第６図のところで説明を行なう。

マイクロシーケンサ２は、マイクロプログラムメモリ３
のアドレスを指定し、該アドレスに書込まれているマイ
クロ命令を読出すものであり、読出されたマイクロ命令
はパイプラインレジスタ４にセットされる。又、パイプ
ラインレジスタ４は、セットされたマイクロ命令の分岐
制御フィールドＢＯＰ　、テスト条件選択フィールドＴ
Ｃ８、演算制御部制御フィールドＡＯＰ　、メモリアト
ンスフイールドＭＡＤ、分岐アドレスフィールドＢＡＤ
を、それぞれ、分岐制御回路５、テスト条件選択回路６
、演算レジスタ９、メモリ１０、マイクロシーケンサ２
（二加えるものである。

又、テスト条件選択回路６は、テスト条件選択フィール
ドＴＣ８の内容に従って、入力端子１１からのパルス列
ＲＴ、或は演算回路８の出力信号ＡＬのうちの何れかを
選択して分岐制御回路５に加えるものである。又、分岐
制御回路５は分岐制御フィールドＢＯＰの内容に基づい
て、マイクロシーケンサ２の動作を制御する制御信号を
作成するものであり、分岐制御フィールドＢＯＰがｐｃ
　＋１モードの場合は、順次、アドレスを歩進させる制
御信号を、分岐モードの場合（二は、分岐アドレスフィ
ールドＢＡＤの内容をそのまま出力させる制御信号を、
条件分岐モードの場合には、テスト条件選択回路６を介
して加えられた信号が”１″（二なった時点に於いて、
分岐アドレスフィールドＢＡＤの内容をそのまま出力さ
せる制御信号をマイクロシーケンサ２に加えるものであ
る。

又、パイプラインレジスタ４からメモリアドレスフィー
ルドＢＡＤが加えられている演算制御部Ｚ内のメモリ１
０には、図示の如く、パルス列ＲＴの入力パルス数を記
憶する領域ＣＴが設けられており、メモリアドレスフィ
ールドＭＡＤによって該領域ＣＴが指定されると、該領
域ＣＴに書込まれている入力パルス数を演算回路８の一
方の入力端子（二加え、演算回路８はこの人力パルス数
と他方の入力端子（二演算レジスタ９から加えられてい
る数値とを加算し、加算結果を、前記領域ＣＴに再び記
憶させるものである。尚、通常は、演算レジスタ９から
演算回路８に加える数値を１１」とし、領域ＣＴに記憶
される入力パルス数と実際の人力パルス数とを等しくす
るものであるが、演算回路９から演算回路８に加える数
値は、演算制御部制御フィールドＡＯＰ　ｉ二より自由
（二設定することができるものであるから、演算回路８
（−加える数値を例えばｒＮＪ　（Ｎは整数）とし、領
域ＣＴに記憶される人力パルス数を実際の人力パルス数
のＮ倍にすることもできる。

従って、従来方式（１於いては、マイクロプログラムメ
モリ３に格納するマイクロプログラムを第３図鑞二示す
ようζ二設計する必要がある。即ち、処理プログラムの
流れの中に、パルス入力の有無ＣＲＴが１”であるカケ
０″であるか）をチェックすると共（二、パルスが加え
られた場合、計数処理の為のサブルーチンＢをコールす
るマイクロプログラムＡＩ、Ａ２．−−−を同図に示す
よう（二、入力パルス周期以下の時間間隔Ｔで設けなけ
わばならなかった為、マイクロプログラムの設計が非常
（＝煩わしいものとなる欠点があると共に、一定時間Ｔ
毎に入力パルスの有無をマイクロプログラムＡＩ。

Ａ２．−−−ｉ二よりチェックしなければならない為、
処理プログラム１二よる処理効率が低くなる欠点があっ
た。

尚、マイクロプログラムＡＩ、Ａ２．−−−は、分岐制
御フィールドＢＯＰ　＝“条件分岐モード”、テスト条
件選択フィールドＴＣ８＝“パルス列ＲＴを選択１分岐
アドレスフィールドＢＡＤ＝”サブルーチンＢの先頭ア
ドレス”となっているものであり、又、サブルーチンＢ
のメモリアドレスフィールドＭＡＤ−〇領域ＣＴのアド
レス″″となっているものである。

このように、マイクロプログラムＡＩ、Ａ２．−−−、
サブルーチンＢの各フィールドを設定しておくことによ
り、パルス入力が加えられた場合、マイクロプログラム
ＡＩ、Ａ２．−−一の分岐アドレスフィールドＢＡＤの
内容（サブルーチンＢの先頭アドレス）がマイクロプロ
グラムメモリ３（二加えられ、サブルーチンＢが読出さ
れ、サブルーチンＢのメモリアドレスフィールドＭＡＤ
　ｌ二より、領域ＣＴが指定されるので、前述したと同
様（ニして、領域ＣＴに記憶されている入力パルス数を
カウントアツプすることができる。

本発明は、前述の如き欠点を改善したものであり、その
目的は、割込処理を行なう際、割込を意識することなく
、マイクロプログラムを記述できるようにし、且つ、処
理効率を向上させること（二ある。以下、実施例につい
て詳細（二説明する。

第４図は本発明の一実施例のブロック線図であり、第１
図の従来例と異なる点は、入力パルス検出用のソリツブ
フロップ１３、ステップカウンタ１４、及び計数処理の
為のサブルーチンが格納されているマイクロ命令発生回
路１５から成る第２マイクロ命令発生部１２を設けた点
である。尚、他の第１図と同一符号は同一部分を表わし
ている。

入力端子１１からのパルス列ＲＴがセット端子Ｓ（二加
えられているフリップフロップ１３は、通常（カウント
人力パルスが発生していない時）は、リセットされてお
り、その出力信号ａ、ｂはそれぞれ“０”、１１”とな
っているものであり、カウント入力パルスが発生すると
セットされ、その出力信号ａ、ｂをそれぞれ１”、０″
とするものである。又、信号ａが加えられているステッ
プカウンタ１４は、カウント人力パルスが発生し、信号
ａが”１＃どなると、クロックのカウントによりそのカ
ウント値を順次歩進し、予め定められたステップ数（マ
イクロ命令発生回路１５（二格納されている計数処理の
為のサブルーチンのステップ数）だけ歩進すると、その
出力信号Ｃを“１＃とじてフリップフロップ１３をリセ
ットさせると共（二、初期状態Ｃ１戻るものである。父
、マイクロ命令発生回路１５は、信号ａが１”となると
、ステップカウンタ１４（二より指定されたステップの
マイクロ命令を出方するものである。又、信号すが加え
られているパイプラインレジスタ４は、信号すが′１″
の時は、セットされたマイクロ命令を出力し、信号すが
０”の時は、オフ状態となるものである。

従って、カウント人力パルスが発生していない場合は、
マイクロプログラムメモリ３ｃ二格納されているマイク
ロ命令（二よる処理が実行され、カウント入力が発生し
た場合は、マイクロ命令発生回路１５（二格納されてい
るサブルーチン（二よる計数処理が前述したと同様にし
て実行される。尚、パイプラインレジスタ４がオフの時
、ノーオペレーションとなるよう（二、各フィールドの
コード体系を設定しておけば、マイクロ命令発生回路１
５（二は、計数処理に必要となるフィールドのみから成
るサブルーチンを格納しておくだけで良く、分岐制御フ
ィールドＢＯＰ、テスト条件選択フィールドＴＣ８等を
省略できるので、第２マイクロ命令発生部１２のハード
ウェア量を少ないものとすることができる。

上述したように、本実施例は、カウント人力パルスが発
生した場合、計数処理の為のサブルーチンを出力する第
２マイクロ命令発生部１２を設けたものであるから、割
込を意識することなくマイクロプログラムを記述でき、
且つ、処理効率を向上させることができる。

第５図は本発明の他の実施例のブロック線図であり、複
数のパルス列それぞれの入力パルス数を計数する場合の
第２マイクロ命令発生部１２′の構成例を示した要部ブ
ロック線図である。同図に於いて、１６はオアゲート、
１７はパルス列Ｘのカウント人力パルスが加えられた場
合は、例えばその出力な′１＃に保持し、パルス列Ｙの
カウント人力パルスが加えられた場合はその出力を′０
”に保持するレジスタ、１８Ｘ、１８Ｙはそれぞれパル
ス列Ｘ、Ｙの入力端子であり、他の第４図と同一符号は
同一部分を表わしている。

本実施例は、パルス列Ｘ、Ｙが加えられているオアゲー
ト１６の出力信号をフリップフロップ１３のセット端子
Ｓに加え、パルス列Ｘ、Ｙの何れにカウント入力パルス
が発生した場合でも、パルス入力検出用のフリップフロ
ップ１６がセットされるようにし、且つ、レジスタ１７
の出力をステップカウンタ１４の出力と共（二マイクロ
命令発生回路１５に加え、両者の出力（二より、マイク
ロ命令発生回路１５をアクセスするようにしているもの
であるから、パルス列Ｘのパルスが発生した場合は、パ
ルス列Ｘ対応の計数処理の為のサブルーチンを、又、パ
ルス列Ｙのパルスが発生した場合は、パルス列Ｙ対応の
サブルーチンを読出すことができる。

従って、本実施例（二よれば、複数のパルス列それぞれ
の入力パルス数を計数することができる。

又、第６図は本発明のその他の実施例の要部ブロック線
図であり、計数処理の起動、停止をマイクロプログラム
メモリ３に格納されているマイクロ命令（二より制御で
きるようにした場合の第２マイクロ命令発生部１２“の
構成例を示［７たものである。なお、この場合（＝はマ
イクロ命令（二は第２図に示すコントロールフィールド
ＣＴＬが付加される。

同図（１於いて、１９はこのコントロールフィールドＣ
ＴＬの内容（二より制御されるソリツブフロップ、２０
はアンドゲート、２１はパルス列ＲＴの入力端子であり
、他の第４図と同一符号は同一部分を表わしている。

本実施例は、一方の入力端子に、マイクロ命令（二より
制御されるフリップフロップ１９の出力信号が加えられ
ているアンドゲート２０を介して、入力端子２１からの
パルス列ＲＴをへカパルス検出用のフリップフロップ１
３に加えているものであり、フリップフロップ１９をマ
イクロ命令により、リセットすれば、パルス列ＲＴがフ
リップフロップ１３（二加わらなくなり、父、フリップ
フロップ１９をセットすれば、パルス列ＲＴがフリップ
フロップ１３；二於ｎえられるので、マイクロプログラ
ムにより計数処理の起動、停止を自由（二制御すること
ができる。

以上説明したよう（二、本発明は、割込処理を要求する
信号（実施例に於いてはパルス列ＲＴ、Ｘ。

Ｙ）が発生した場合、該割込処理を要求する信号７對応
の処理プログラムを発生する第２マイクロ命ゾ 全売生部を設け、割込処理を要求する信号より、第２マ
イクロ命令発生部からのマイクロ命令なマイクロプログ
ラム制御部からのマイクロ命令より優先させて実行する
ものであるから、割込を意識することなく、マイクロプ
ログラムを記述できる利点かある。又、従来方式のよう
に、割込処理を要求する信号の有無をマイクロプログラ
ムで一定時間毎にチェックする必要がないので、処理効
率が向上する利点もある。

【図面の簡単な説明】

第１図は従来例のブロック線図、第２図はマイクロ命令
のフォーマットの一例を示す図、第６図は従来のマイク
ロプログラムの一例を示す図、第４図〜第６図はそれぞ
れ異なる本発明の実施例のブロック線図である。 １はマイクロプログラム制御部、２はマイクロシーケン
サ、３はマイクロプログラムメモリ、４はパイプライン
レジスタ、５はテスト条件選択回路、６は分岐制御回路
、７は演算制御部、８は演算回路、９は演算レジスタ、
１０はメモリ、１１゜１８Ｘ　、　ＩＢＹ　、　２１は
入力端子、１２　、１２’　、、　１２“は第２マイク
ロ命令発生部、１３．１９はフリップフロップ、１４は
ステップカウンタ、１５はマイクロ命令発生回路、１６
はオアゲート、１７はレジスタ、２０はアンドゲートで
ある。

Claims (1)

【特許請求の範囲】
1. マイクロプログラムメモリを備えたマイクロプログラム
   制御部により演算処理等の制御を行なうシステム（１於
   いて、割込処理を行なう入力信号対応のマイクロプログ
   ラムを発生する第２マイクロ命令発生部を設け、入力信
   号（二より該第２マイクロ命令発生部からのマイクロ命
   令を前記マイクロプログラム制御部からのマイクロ命令
   より優先させて実行することを特徴とする割込制御方式
   。