JPH04367122A - パラレル／シリアル変換回路 - Google Patents
パラレル／シリアル変換回路Info
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- JPH04367122A JPH04367122A JP3168823A JP16882391A JPH04367122A JP H04367122 A JPH04367122 A JP H04367122A JP 3168823 A JP3168823 A JP 3168823A JP 16882391 A JP16882391 A JP 16882391A JP H04367122 A JPH04367122 A JP H04367122A
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- parallel
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 37
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract 2
- 230000000630 rising effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はパラレル／シリアル変換回路に関
し、特に各種装置内で発生するパラレルデータとしての
アラーム情報をシリアルデータに変換後、監視部に送出
する回路に関する。
し、特に各種装置内で発生するパラレルデータとしての
アラーム情報をシリアルデータに変換後、監視部に送出
する回路に関する。
【０００２】
【従来技術】従来、この種のパラレル／シリアル（以下
、Ｐ／Ｓと略す）変換回路は、図２に示されている構成
となっていた。すなわち、図２を参照すれば、従来のＰ
／Ｓ変換回路は、パラレルデータをシリアルデータに変
換するためのＰ／Ｓ変換部１８と、この変換部１８にパ
ラレルデータ１１をロードするためのイネーブル信号等
を作成するオア回路１６及び１７とを含んで構成されて
いる。
、Ｐ／Ｓと略す）変換回路は、図２に示されている構成
となっていた。すなわち、図２を参照すれば、従来のＰ
／Ｓ変換回路は、パラレルデータをシリアルデータに変
換するためのＰ／Ｓ変換部１８と、この変換部１８にパ
ラレルデータ１１をロードするためのイネーブル信号等
を作成するオア回路１６及び１７とを含んで構成されて
いる。
【０００３】Ｐ／Ｓ変換部１８は、オア回路１６の出力
が印加されるクロック端子ＣＬＫ と、オア回路１７の
出力が印加されるイネーブル端子ＥＮとを有しており、
イネーブル状態となったときにロードされるパラレルデ
ータをシリアルデータに変換し、クロック信号に同期し
て出力する。その内部構成について図３を参照して説明
する。
が印加されるクロック端子ＣＬＫ と、オア回路１７の
出力が印加されるイネーブル端子ＥＮとを有しており、
イネーブル状態となったときにロードされるパラレルデ
ータをシリアルデータに変換し、クロック信号に同期し
て出力する。その内部構成について図３を参照して説明
する。
【０００４】図３（ａ）は、Ｐ／Ｓ変換部１８の内部構
成を示すブロック図であり、図２と同等部分は同一符号
により示されている。図において、Ｐ／Ｓ変換部１８は
、縦続接続されたＤ型フリップフロップ（以下、ＤＦＦ
と略す）１８０ 〜１８２ と、これらＤＦＦにパラレ
ルデータをセット又はリセットするためのオア回路１８
３ 〜１８８ とを含んで構成されている。このＰ／Ｓ
変換回路１８は、３ビットのパラレルデータ１１をシリ
アルデータ１２に変換する場合の構成例である。つまり
、パラレルデータ１１の各ビットに対応してＤＦＦ１８
０ 〜１８２ が設けられており、これらにパラレルデ
ータ１１を格納した後で順次シフトするため、シリアル
データ１２が得られるのである。なお、ＤＦＦ１８０
のＤ入力は「Ｌ」に固定されている。
成を示すブロック図であり、図２と同等部分は同一符号
により示されている。図において、Ｐ／Ｓ変換部１８は
、縦続接続されたＤ型フリップフロップ（以下、ＤＦＦ
と略す）１８０ 〜１８２ と、これらＤＦＦにパラレ
ルデータをセット又はリセットするためのオア回路１８
３ 〜１８８ とを含んで構成されている。このＰ／Ｓ
変換回路１８は、３ビットのパラレルデータ１１をシリ
アルデータ１２に変換する場合の構成例である。つまり
、パラレルデータ１１の各ビットに対応してＤＦＦ１８
０ 〜１８２ が設けられており、これらにパラレルデ
ータ１１を格納した後で順次シフトするため、シリアル
データ１２が得られるのである。なお、ＤＦＦ１８０
のＤ入力は「Ｌ」に固定されている。
【０００５】かかる構成とされたＰ／Ｓ変換回路１８の
動作について図３（ｂ）を参照して説明する。図には、
シリアルデータ送出要求信号（ＳＴＲＯＢＥ）と、ロー
ド信号（ＬＯＡＤ）と、変換タイミングクロック信号（
ＲＣＬＫ）と、シリアルデータとが示されている。なお
、ＳＴＲＯＢＥ及びＬＯＡＤはローアクティブの信号で
あるものとする。
動作について図３（ｂ）を参照して説明する。図には、
シリアルデータ送出要求信号（ＳＴＲＯＢＥ）と、ロー
ド信号（ＬＯＡＤ）と、変換タイミングクロック信号（
ＲＣＬＫ）と、シリアルデータとが示されている。なお
、ＳＴＲＯＢＥ及びＬＯＡＤはローアクティブの信号で
あるものとする。
【０００６】図において、ＳＴＲＯＢＥが「Ｈ」の場合
は、各ＤＦＦのクロック端子Ｃ、セット端子Ｓ、リセッ
ト端子Ｒがすべて「Ｈ」であり、Ｐ／Ｓ変換回路１８は
動作しない。
は、各ＤＦＦのクロック端子Ｃ、セット端子Ｓ、リセッ
ト端子Ｒがすべて「Ｈ」であり、Ｐ／Ｓ変換回路１８は
動作しない。
【０００７】一方、ＳＴＲＯＢＥが「Ｌ」の場合は、Ｐ
／Ｓ変換回路１８は以下のような動作をする。すなわち
、ＬＯＡＤを「Ｌ」にすると、パラレルデータ１１の値
ＡからＣまでが各ＤＦＦ１８０ 〜１８２ にセットさ
れる。次に、このＬＯＡＤを「Ｈ」にするとクロックＣ
ＬＫ に同期してシリアルデータ１２は、ＤＦＦ１８２
の出力Ｑ、ＤＦＦ１８１ の出力Ｑ、ＤＦＦ１８０
の出力Ｑの順序に変化して出力される。この場合、ＬＯ
ＡＤが「Ｌ」になったとき、ＤＦＦ１８２ の出力がシ
リアルデータとして送出され、その後ＲＣＬＫが「Ｌ」
になったときＤＦＦ１８１ の出力、更にはＤＦＦ１８
０ の出力がシリアルデータとして送出されることとな
る。よって、シリアルデータは、図示の如く３ビットの
データとなる。
／Ｓ変換回路１８は以下のような動作をする。すなわち
、ＬＯＡＤを「Ｌ」にすると、パラレルデータ１１の値
ＡからＣまでが各ＤＦＦ１８０ 〜１８２ にセットさ
れる。次に、このＬＯＡＤを「Ｈ」にするとクロックＣ
ＬＫ に同期してシリアルデータ１２は、ＤＦＦ１８２
の出力Ｑ、ＤＦＦ１８１ の出力Ｑ、ＤＦＦ１８０
の出力Ｑの順序に変化して出力される。この場合、ＬＯ
ＡＤが「Ｌ」になったとき、ＤＦＦ１８２ の出力がシ
リアルデータとして送出され、その後ＲＣＬＫが「Ｌ」
になったときＤＦＦ１８１ の出力、更にはＤＦＦ１８
０ の出力がシリアルデータとして送出されることとな
る。よって、シリアルデータは、図示の如く３ビットの
データとなる。
【０００８】ところで、パラレルデータは任意の時刻に
入力されるが、ＰＣＬＫ、ＳＴＲＯＢＥ、ＬＯＡＤは所
定時間毎に発生するため、その入力タイミングによって
は、シリアルデータに変換されない場合がある。例えば
、図６を参照すると、シリアル化用パラレルデータ入力
時、すなわちＳＴＲＯＢＥとＬＯＡＤとが同時に入力さ
れている図中■、■、■のような時に入力されているパ
ラレルデータはＰ／Ｓ変換回路内にロードされるが、そ
れ以外の時に瞬時に発生したパラレルデータはロードさ
れず、変換されない。
入力されるが、ＰＣＬＫ、ＳＴＲＯＢＥ、ＬＯＡＤは所
定時間毎に発生するため、その入力タイミングによって
は、シリアルデータに変換されない場合がある。例えば
、図６を参照すると、シリアル化用パラレルデータ入力
時、すなわちＳＴＲＯＢＥとＬＯＡＤとが同時に入力さ
れている図中■、■、■のような時に入力されているパ
ラレルデータはＰ／Ｓ変換回路内にロードされるが、そ
れ以外の時に瞬時に発生したパラレルデータはロードさ
れず、変換されない。
【０００９】よって、図６中では■のようなパラレルデ
ータはシリアルデータに変換されるが、■、■、■のよ
うなパラレルデータは全く変換されないという欠点があ
った。
ータはシリアルデータに変換されるが、■、■、■のよ
うなパラレルデータは全く変換されないという欠点があ
った。
【００１０】なお、図６中ではシリアルデータの２ビッ
ト目、すなわ図３（ａ）中のパラレルデータ１１の「Ｂ
」に着目した場合のタイムチャートである。
ト目、すなわ図３（ａ）中のパラレルデータ１１の「Ｂ
」に着目した場合のタイムチャートである。
【００１１】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的は、パラレルデー
タが任意の時刻に発生しても、確実にシリアルデータに
変換することのできるパラレル／シリアル変換回路を提
供することである。
ためになされたものであり、その目的は、パラレルデー
タが任意の時刻に発生しても、確実にシリアルデータに
変換することのできるパラレル／シリアル変換回路を提
供することである。
【００１２】
【発明の構成】本発明によるパラレル／シリアル変換回
路は、ロードされたパラレルデータをシリアルデータに
変換する変換部と、この変換部へのロードタイミングを
定めるロード信号を所定時間毎に発生するロード信号発
生回路とを有するパラレル／シリアル変換回路であって
、前記パラレルデータをラッチするラッチ回路を有し、
このラッチ出力を前記変換部にロードするようにしたこ
とを特徴とする。
路は、ロードされたパラレルデータをシリアルデータに
変換する変換部と、この変換部へのロードタイミングを
定めるロード信号を所定時間毎に発生するロード信号発
生回路とを有するパラレル／シリアル変換回路であって
、前記パラレルデータをラッチするラッチ回路を有し、
このラッチ出力を前記変換部にロードするようにしたこ
とを特徴とする。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明によるパラレル／シリアル変
換回路の一実施例の構成を示すブロック図であり、図２
，図３と同等部分は同一符号により示されている。図に
おいて、本実施例の回路が従来のものと異なる点は、Ｐ
／Ｓ変換部１８の前段にラッチ回路１９を設け、このラ
ッチ出力２０をＰ／Ｓ変換部１８にロードするようにし
た点である。これにより、瞬時に発生したパラレルデー
タも確実にシリアルデータへ変換できるのである。
換回路の一実施例の構成を示すブロック図であり、図２
，図３と同等部分は同一符号により示されている。図に
おいて、本実施例の回路が従来のものと異なる点は、Ｐ
／Ｓ変換部１８の前段にラッチ回路１９を設け、このラ
ッチ出力２０をＰ／Ｓ変換部１８にロードするようにし
た点である。これにより、瞬時に発生したパラレルデー
タも確実にシリアルデータへ変換できるのである。
【００１５】次に、ラッチ回路１９の内部構成について
図４を参照して説明する。まず、図４（ａ）は、ラッチ
回路におけるラッチ機能の部分のブロック図である。図
には、パラレルデータの１ビット分をラッチする構成が
示されており、実際にはパラレルデータの各ビットにつ
いて図４（ａ）の構成が設けられることになる。例えば
、先述のような３ビットのパラレルデータであれば、図
４（ａ）の構成が３個分設けられることになる。
図４を参照して説明する。まず、図４（ａ）は、ラッチ
回路におけるラッチ機能の部分のブロック図である。図
には、パラレルデータの１ビット分をラッチする構成が
示されており、実際にはパラレルデータの各ビットにつ
いて図４（ａ）の構成が設けられることになる。例えば
、先述のような３ビットのパラレルデータであれば、図
４（ａ）の構成が３個分設けられることになる。
【００１６】図においては、パラレルデータをクロック
入力とするＤＦＦ４０と、オア回路４１及び４２とを含
んでラッチ回路が構成されている。
入力とするＤＦＦ４０と、オア回路４１及び４２とを含
んでラッチ回路が構成されている。
【００１７】かかる構成において、パラレルデータが入
力されて「Ｈ」になると、その立上りでＤＦＦ４０の出
力Ｑが「Ｈ」となり、これがＰ／Ｓ変換部１８（図１参
照）へ送出される。
力されて「Ｈ」になると、その立上りでＤＦＦ４０の出
力Ｑが「Ｈ」となり、これがＰ／Ｓ変換部１８（図１参
照）へ送出される。
【００１８】ここで、オア回路４１はパラレルデータが
立上って「Ｈ」に固定されている場合に、そのままの「
Ｈ」をＰ／Ｓ変換部１８へ送出するために設けられてい
る。また、オア回路４２はパラレルデータが入力中であ
れば、リセット信号（ＲＥＳＥＴ）でＤＦＦ４０をリセ
ットしないようにするために設けられている。
立上って「Ｈ」に固定されている場合に、そのままの「
Ｈ」をＰ／Ｓ変換部１８へ送出するために設けられてい
る。また、オア回路４２はパラレルデータが入力中であ
れば、リセット信号（ＲＥＳＥＴ）でＤＦＦ４０をリセ
ットしないようにするために設けられている。
【００１９】ところで、リセット信号は図４（ｂ）に示
されている回路によって作成される。すなわち、図には
ＤＦＦ４３及び４４とナンド回路４５とが示されており
、ナンド回路４５にはＤＦＦ４３の出力ＱとＤＦＦ４４
の出力Ｑの反転値とが入力されている。
されている回路によって作成される。すなわち、図には
ＤＦＦ４３及び４４とナンド回路４５とが示されており
、ナンド回路４５にはＤＦＦ４３の出力ＱとＤＦＦ４４
の出力Ｑの反転値とが入力されている。
【００２０】かかる構成によれば、図４（ｃ）に示され
ているように、ＳＴＲＯＢＥの立上り部分、すなわちＳ
ＴＲＯＢＥが有効から無効へ変化する時にのみリセット
信号が発生することとなる。なお、図４（ｃ）は同図（
ｂ）の動作を示すタイムチャートである。
ているように、ＳＴＲＯＢＥの立上り部分、すなわちＳ
ＴＲＯＢＥが有効から無効へ変化する時にのみリセット
信号が発生することとなる。なお、図４（ｃ）は同図（
ｂ）の動作を示すタイムチャートである。
【００２１】図１に戻り、以上の構成とされたラッチ回
路１９によれば、パラレルデータ１１をラッチしておき
、その後ＳＴＲＯＢＥが解除になったとき、パラレルデ
ータ入力状態でなければラッチ出力２０を解除し、入力
状態であればラッチ出力２０は解除しないという機能が
実現できる。なお、オア回路１６により、ＳＴＲＯＢＥ
の入力中にのみＲＣＬＫが有効となる。また、オア回路
１７により、ＳＴＲＯＢＥの入力中にのみＬＯＡＤが有
効となる。
路１９によれば、パラレルデータ１１をラッチしておき
、その後ＳＴＲＯＢＥが解除になったとき、パラレルデ
ータ入力状態でなければラッチ出力２０を解除し、入力
状態であればラッチ出力２０は解除しないという機能が
実現できる。なお、オア回路１６により、ＳＴＲＯＢＥ
の入力中にのみＲＣＬＫが有効となる。また、オア回路
１７により、ＳＴＲＯＢＥの入力中にのみＬＯＡＤが有
効となる。
【００２２】かかる構成とされた本実施例のＰ／Ｓ変換
回路の動作について図５を参照して説明する。なお、図
５は、シリアルデータの２ビット目、すなわち図３中の
パラレルデータ「Ｂ」に着目した場合のタイムチャート
である。
回路の動作について図５を参照して説明する。なお、図
５は、シリアルデータの２ビット目、すなわち図３中の
パラレルデータ「Ｂ」に着目した場合のタイムチャート
である。
【００２３】図５には、図６と同様にＳＴＲＯＢＥ、Ｌ
ＯＡＤ、ＲＣＬＫ等が示されている他、ラッチ回路のラ
ッチ出力２０も示されている。なお、ＳＴＲＯＢＥ及び
ＬＯＡＤはローアクティブの信号であるもとする。図中
の■のようにパラレルデータが瞬時に発生した場合でも
、上述のようにラッチ回路にラッチされる。そして、そ
のラッチ出力２０がＬＯＡＤの立上り（■）でＰ／Ｓ変
換部にロードされ、■のようにシリアルデータとして送
出されることになる。その後、■のようにＳＴＲＯＢＥ
の立上りでラッチ出力２０が解除される。
ＯＡＤ、ＲＣＬＫ等が示されている他、ラッチ回路のラ
ッチ出力２０も示されている。なお、ＳＴＲＯＢＥ及び
ＬＯＡＤはローアクティブの信号であるもとする。図中
の■のようにパラレルデータが瞬時に発生した場合でも
、上述のようにラッチ回路にラッチされる。そして、そ
のラッチ出力２０がＬＯＡＤの立上り（■）でＰ／Ｓ変
換部にロードされ、■のようにシリアルデータとして送
出されることになる。その後、■のようにＳＴＲＯＢＥ
の立上りでラッチ出力２０が解除される。
【００２４】また、■のようにパラレルデータがある程
度連続して発生した場合でも上述のようにラッチ回路に
ラッチされる。そして、そのラッチ出力がＬＯＡＤの立
下り（■）でＰ／Ｓ変換部にロードされ、■のようにシ
リアルデータとして送出されることになる。
度連続して発生した場合でも上述のようにラッチ回路に
ラッチされる。そして、そのラッチ出力がＬＯＡＤの立
下り（■）でＰ／Ｓ変換部にロードされ、■のようにシ
リアルデータとして送出されることになる。
【００２５】さらに、ＳＴＲＯＢＥの立上り後もパラレ
ルデータが入力され続けているためラッチ出力２０は解
除されず、そのまま出力された状態となる。パラレルデ
ータが解除されてもそのまま出力された状態であるため
、次のＬＯＡＤの立下り（■）でＰ／Ｓ変換部にロード
され、■のようにシリアルデータとして送出されること
になる。このラッチ出力２０はその後のＳＴＲＯＢＥの
立上りで解除される。
ルデータが入力され続けているためラッチ出力２０は解
除されず、そのまま出力された状態となる。パラレルデ
ータが解除されてもそのまま出力された状態であるため
、次のＬＯＡＤの立下り（■）でＰ／Ｓ変換部にロード
され、■のようにシリアルデータとして送出されること
になる。このラッチ出力２０はその後のＳＴＲＯＢＥの
立上りで解除される。
【００２６】以上のように任意のタイミングでパラレル
データが発生しても、確実にＰ／Ｓ変換部にロードでき
、シリアルデータに変換できるのである。
データが発生しても、確実にＰ／Ｓ変換部にロードでき
、シリアルデータに変換できるのである。
【００２７】
【発明の効果】以上説明したように本発明は、パラレル
データを予めラッチしておくことにより、パラレルデー
タが瞬時に発生した場合でもＰ／Ｓ変換部にロードでき
、確実にシリアルデータとして送出できるという効果が
ある。
データを予めラッチしておくことにより、パラレルデー
タが瞬時に発生した場合でもＰ／Ｓ変換部にロードでき
、確実にシリアルデータとして送出できるという効果が
ある。
【図１】本発明の実施例によるパラレル／シリアル変換
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】従来のパラレル／シリアル変換回路の構成を示
すブロック図である。
すブロック図である。
【図３】図１及び図２中のＰ／Ｓ変換部の内部構成を示
すブロック図及びその動作を示すタイムチャートである
。
すブロック図及びその動作を示すタイムチャートである
。
【図４】図１中のラッチ回路の内部構成を示すブロック
図及びその動作を示すタイムチャートである。
図及びその動作を示すタイムチャートである。
【図５】図１の動作を示すタイムチャートである。
【図６】図２の動作を示すタイムチャートである。
１６，１７ オア回路
１８ パラレル／シリアル変換部
１９ ラッチ回路
Claims (1)
- 【請求項１】 ロードされたパラレルデータをシリア
ルデータに変換する変換部と、この変換部へのロードタ
イミングを定めるロード信号を所定時間毎に発生するロ
ード信号発生回路とを有するパラレル／シリアル変換回
路であって、前記パラレルデータをラッチするラッチ回
路を有し、このラッチ出力を前記変換部にロードするよ
うにしたことを特徴とするパラレル／シリアル変換回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168823A JP2930083B2 (ja) | 1991-06-13 | 1991-06-13 | パラレル／シリアル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168823A JP2930083B2 (ja) | 1991-06-13 | 1991-06-13 | パラレル／シリアル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04367122A true JPH04367122A (ja) | 1992-12-18 |
| JP2930083B2 JP2930083B2 (ja) | 1999-08-03 |
Family
ID=15875178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168823A Expired - Lifetime JP2930083B2 (ja) | 1991-06-13 | 1991-06-13 | パラレル／シリアル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2930083B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141415A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | 並直列変換回路 |
-
1991
- 1991-06-13 JP JP3168823A patent/JP2930083B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141415A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | 並直列変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2930083B2 (ja) | 1999-08-03 |
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