JPH0435193A - デジタルビデオ信号発生器 - Google Patents
デジタルビデオ信号発生器Info
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- JPH0435193A JPH0435193A JP2134165A JP13416590A JPH0435193A JP H0435193 A JPH0435193 A JP H0435193A JP 2134165 A JP2134165 A JP 2134165A JP 13416590 A JP13416590 A JP 13416590A JP H0435193 A JPH0435193 A JP H0435193A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N17/00—Diagnosis, testing or measuring for television systems or their details
- H04N17/004—Diagnosis, testing or measuring for television systems or their details for digital television systems
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Health & Medical Sciences (AREA)
- Biomedical Technology (AREA)
- General Health & Medical Sciences (AREA)
- Multimedia (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Synchronizing For Television (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
例えばデジタル記録方式のビデオテープレコーダなどの
デジタル映像機器の測定・調整などに適したデジタルビ
デオ信号の発生器に関し、特に、水平同期信号とサブキ
ャリアとの位相関係を正しく同期させるだめの周期が長
い放送方式や、高品位テレビジョン方式などのように、
１信号種当たりのメモリ容量が大きい必要のあるビデオ
信号を、少ないメモリ容量と小規模のハードウェアとで
発生させるデジタルビデオ信号発生装置に関する。
デジタル映像機器の測定・調整などに適したデジタルビ
デオ信号の発生器に関し、特に、水平同期信号とサブキ
ャリアとの位相関係を正しく同期させるだめの周期が長
い放送方式や、高品位テレビジョン方式などのように、
１信号種当たりのメモリ容量が大きい必要のあるビデオ
信号を、少ないメモリ容量と小規模のハードウェアとで
発生させるデジタルビデオ信号発生装置に関する。
本発明は、ビデオ信号波形そのものでなく、ビデオ信号
波形を算出するための計算プログラムをＲＯＭに格納し
、信号種切換要求に応して算出して出力するようにした
デジタルビデオ信号発生器である。例えば、ＦＡＩ、方
式のように繰り返し周期が長いビデオ信号においてもＨ
−３ＹＮＣとサブキャリアとが正しい位相で同期したビ
デオ信号を少ないメモリと小規模ハードウェアで得られ
、信号種の追加も容易である。
波形を算出するための計算プログラムをＲＯＭに格納し
、信号種切換要求に応して算出して出力するようにした
デジタルビデオ信号発生器である。例えば、ＦＡＩ、方
式のように繰り返し周期が長いビデオ信号においてもＨ
−３ＹＮＣとサブキャリアとが正しい位相で同期したビ
デオ信号を少ないメモリと小規模ハードウェアで得られ
、信号種の追加も容易である。
ビデオテープレコーダ（ＶＴＲ）などの測定・調整・検
査などのためにビデオ信号発生器が用いられる。
査などのためにビデオ信号発生器が用いられる。
従来のアナログＶＴＲ用のアナログ信号発生器は普通１
０〜２０種類、多いものでは３０種類以上の信号を発生
できる。しかし、デジタル記録方式のＶＴＲで取り扱う
ビデオ信号は、例えば８〜１０ビツト／ザンプルのデジ
タル信号に変換されたものであり、従来のアナログのビ
デオ信号発生器は使えない。簡易にはアナログのビデオ
信号発生器の出力をＡ／Ｄ （アナログ・デジタル）変
換することも思いつくところであるが、デジタルＶＴＲ
の測定・調整用としては十分な精度が得られない。その
ため、従来は、例えば第４図のように所望の信号の種類
ごとにリードオンリーメモリ（ＲＯＭ）に書き込んでお
いて、必要な信号が記憶されているＲＯＭのアドレスを
指定して読の出していた。
０〜２０種類、多いものでは３０種類以上の信号を発生
できる。しかし、デジタル記録方式のＶＴＲで取り扱う
ビデオ信号は、例えば８〜１０ビツト／ザンプルのデジ
タル信号に変換されたものであり、従来のアナログのビ
デオ信号発生器は使えない。簡易にはアナログのビデオ
信号発生器の出力をＡ／Ｄ （アナログ・デジタル）変
換することも思いつくところであるが、デジタルＶＴＲ
の測定・調整用としては十分な精度が得られない。その
ため、従来は、例えば第４図のように所望の信号の種類
ごとにリードオンリーメモリ（ＲＯＭ）に書き込んでお
いて、必要な信号が記憶されているＲＯＭのアドレスを
指定して読の出していた。
しかしながら、従来の方法によれば、草大なＲＯＭ容量
が必要であり、必要な信号の種類が１つ増えるごとにさ
らにその信号を記憶させるＲＯＭが必要となる問題があ
った。この問題について、ビデオ信号例を示して説明す
る。
が必要であり、必要な信号の種類が１つ増えるごとにさ
らにその信号を記憶させるＲＯＭが必要となる問題があ
った。この問題について、ビデオ信号例を示して説明す
る。
第３図（ａ）は、例えば画面の横方向には波形は自由に
作れるが、縦方向には同じものしか出せなくても良い場
合の画面例で、例えばフルフィールドカラーパーを示し
ている。
作れるが、縦方向には同じものしか出せなくても良い場
合の画面例で、例えばフルフィールドカラーパーを示し
ている。
第３図（ｂ）は、第３図（ａ）の画面のｎライン目の信
号例である。ここで、水平同期信号（Ｉｔ−３ＹＮＣ）
とカラーザブキャリア（特にバースト信号（Ｂｕｒｓ
ｔ） ）との位相関係について検討し、デジタルビデオ
信号の記憶に必要なメモリ容量を算出してみる。（但し
、■（垂直）同期信号区間については、わずかなハード
ウェアで構成できるので、ここでは考慮していない）。
号例である。ここで、水平同期信号（Ｉｔ−３ＹＮＣ）
とカラーザブキャリア（特にバースト信号（Ｂｕｒｓ
ｔ） ）との位相関係について検討し、デジタルビデオ
信号の記憶に必要なメモリ容量を算出してみる。（但し
、■（垂直）同期信号区間については、わずかなハード
ウェアで構成できるので、ここでは考慮していない）。
まず、ＮＴＳＣ方式の場合、ザブキャリア周波数ｆＳＣ
の４倍にサンプリング周波数ｆ、を選択すると、４×ｆ
３ｏ＝ｆｓ＝９１Ｏｆ＋＋ （ｆＨは水平同期周波数
）であるから、書き換えると、２Ｘｆｓｃ−４５５Ｘｆ
、となり、２ラインごとに割り切れる関係となる。
の４倍にサンプリング周波数ｆ、を選択すると、４×ｆ
３ｏ＝ｆｓ＝９１Ｏｆ＋＋ （ｆＨは水平同期周波数
）であるから、書き換えると、２Ｘｆｓｃ−４５５Ｘｆ
、となり、２ラインごとに割り切れる関係となる。
これを図示すると、第３図（Ｃ）のように１ラインごと
にＢｕｒｓ を信号の位相が反転して、２ラインで−回
りする関係になる。モニター画面上では、ｎライン目も
ｎ ＋１ライン目も同じ色に見えているが、ＲＯＭを使
って信号を作り出す場合には、２ライン分必要となる。
にＢｕｒｓ を信号の位相が反転して、２ラインで−回
りする関係になる。モニター画面上では、ｎライン目も
ｎ ＋１ライン目も同じ色に見えているが、ＲＯＭを使
って信号を作り出す場合には、２ライン分必要となる。
従って、縦方向が同じ画面の１信号当たり、９１０（サ
ンプル）ＸＩＯ（ｂｉｔ） ×２（ライン）＝１８２
００ｂｉｔｓとなり、縦方向が同じ画面という条件を付
ければＮＴＳＣ用のＲＯＭ容量は小さくすることができ
る。
ンプル）ＸＩＯ（ｂｉｔ） ×２（ライン）＝１８２
００ｂｉｔｓとなり、縦方向が同じ画面という条件を付
ければＮＴＳＣ用のＲＯＭ容量は小さくすることができ
る。
しかし、ＰＡＬ方式の場合は事情が異なる。やばり、サ
ンプリング周波数ｆｓ＝４ｆｓｃに選ふと、４×ｆ、。
ンプリング周波数ｆｓ＝４ｆｓｃに選ふと、４×ｆ、。
−ｆ ｓ −（１１３５＋４／６２５） ｆ Ｈの関係
があるから、４ Ｘ６２５Ｘ ｆ ５ｃ＝ （１１３５
Ｘ６２５＋４ ） ｆ 、。
があるから、４ Ｘ６２５Ｘ ｆ ５ｃ＝ （１１３５
Ｘ６２５＋４ ） ｆ 、。
となり、水平同期信号とサブキャリアの位相関係が−回
りするには、４Ｘ６２５ラインー４フレーム＝８フイー
ルドが必要な関係になる。
りするには、４Ｘ６２５ラインー４フレーム＝８フイー
ルドが必要な関係になる。
従って、ＰＡＬ方式の１信号当たり、
（１１３５Ｘ６２５＋４ ）（サンプル（フレーム）
ＸＩＯ（ｂｉｔ） ＃２８．４Ｍｂｉｔｓ となり、仮
に１０信号種で２８４Ｍｂｉｔｓ、３０信号種で８５２
Ｍｂｉｔｓとなり、最近の大容量ＲＯＭをもってしても
草大な量となり、例えばデジタルＶＴＲの修理用にザー
ビスマンが持ち歩けるような小型・軽量・安価なデジタ
ルビデオ信号発生器は望むべきもない。
ＸＩＯ（ｂｉｔ） ＃２８．４Ｍｂｉｔｓ となり、仮
に１０信号種で２８４Ｍｂｉｔｓ、３０信号種で８５２
Ｍｂｉｔｓとなり、最近の大容量ＲＯＭをもってしても
草大な量となり、例えばデジタルＶＴＲの修理用にザー
ビスマンが持ち歩けるような小型・軽量・安価なデジタ
ルビデオ信号発生器は望むべきもない。
同様な問題が、高品位テレビジョン方式のデジタルビデ
オ信号発生器のように、１信号種当たりのメモリ容量が
大きい必要のある場合にも生じている。
オ信号発生器のように、１信号種当たりのメモリ容量が
大きい必要のある場合にも生じている。
本発明においては、従来のデジタルビデオ信号発生器の
かかえる問題を解決して、特に例えばＰＡ Ｌ方式のよ
うに繰り返し周期が長いビデオ信号や、高品位テレビジ
ョンのように、１信号種当たりのメモリ容量が大きい信
号においても、水平同期信号とナシキャリアの位相とが
正しく同期したデジタルビデオ信号を、少ないメモリ容
量と小規模のハードウェアで多種類発生できるデジタル
ビデオ信号発生器を得ることを課題とする。
かかえる問題を解決して、特に例えばＰＡ Ｌ方式のよ
うに繰り返し周期が長いビデオ信号や、高品位テレビジ
ョンのように、１信号種当たりのメモリ容量が大きい信
号においても、水平同期信号とナシキャリアの位相とが
正しく同期したデジタルビデオ信号を、少ないメモリ容
量と小規模のハードウェアで多種類発生できるデジタル
ビデオ信号発生器を得ることを課題とする。
本発明においては、少なくとも１組の中央演算装置と、
該中央演算装置でデジタルビデオ信号を算出するため計
算プログラムを格納するリードオンリーメモリ（ＲＯＭ
）と、前記中央演算装置で前記計算プログラムに従って
算出されたデジタルビデオ信号を（１種類分又は複数種
類分）格納するためのランダムアクセスメモリ（ＲＡＭ
）とを有し、所望とするデジタルビデオ信号の種類切換
要求に応じて前記少なくとも１組の中央演算装置で算出
して前記ランダムアクセスメモリに格納し、該格納され
たデジタルビデオ信号を読み出して出力するように構成
したことを特徴とするデジタルビデオ信号発生器とする
。
該中央演算装置でデジタルビデオ信号を算出するため計
算プログラムを格納するリードオンリーメモリ（ＲＯＭ
）と、前記中央演算装置で前記計算プログラムに従って
算出されたデジタルビデオ信号を（１種類分又は複数種
類分）格納するためのランダムアクセスメモリ（ＲＡＭ
）とを有し、所望とするデジタルビデオ信号の種類切換
要求に応じて前記少なくとも１組の中央演算装置で算出
して前記ランダムアクセスメモリに格納し、該格納され
たデジタルビデオ信号を読み出して出力するように構成
したことを特徴とするデジタルビデオ信号発生器とする
。
前記少なくとも１組の中央演算装置（ＣＰＵ）は、例え
ば中心となるマスターＣＰＩＪと、該マスターＣＰＵに
通信回線で接続された１組又は複数組のザブＣＰＵとで
構成し、前記算出を複数のＣＰＵで並列に行うようにし
てもよい。
ば中心となるマスターＣＰＩＪと、該マスターＣＰＵに
通信回線で接続された１組又は複数組のザブＣＰＵとで
構成し、前記算出を複数のＣＰＵで並列に行うようにし
てもよい。
本発明においては、デジタルビデオ信号の信号データで
はなく、デジタルビデオ信号を算出するための計算プロ
グラムをＲＯＭに格納している。
はなく、デジタルビデオ信号を算出するための計算プロ
グラムをＲＯＭに格納している。
この計算プログラムは例えば正弦波を求める計算式を合
成するなどの簡単な計算プログラムであるので、必要と
する記憶容量は小さい。
成するなどの簡単な計算プログラムであるので、必要と
する記憶容量は小さい。
また、所望のデジタルビデオ信号の種類を増やす場合に
も前記リードオンリーメモリに格納するプログラムの追
加だけで実現できる。
も前記リードオンリーメモリに格納するプログラムの追
加だけで実現できる。
なお、本発明においては、中央演算装置とその周辺回路
、算出されたデジタルビデオ信号の格納に必要な容量の
ランダムアクセスメモリ（ＲＡＭ）などが必要であるが
、従来のデジタルビデオ信号発生器では信号種類数に比
例してメモリとその周辺回路とが増加したのに対して、
本発明では１種類ないし数種類のデジタルビデオ信号を
発生できるハードウェアを用意すれば、アナログの場合
のビデオ信号種に対応する１０〜３０種類以上のデジタ
ルビデオ信号を発生できるため、全体として極めて小規
模のハードウェアで目的とするデジタルビデオ信号発生
器を得ることができる。
、算出されたデジタルビデオ信号の格納に必要な容量の
ランダムアクセスメモリ（ＲＡＭ）などが必要であるが
、従来のデジタルビデオ信号発生器では信号種類数に比
例してメモリとその周辺回路とが増加したのに対して、
本発明では１種類ないし数種類のデジタルビデオ信号を
発生できるハードウェアを用意すれば、アナログの場合
のビデオ信号種に対応する１０〜３０種類以上のデジタ
ルビデオ信号を発生できるため、全体として極めて小規
模のハードウェアで目的とするデジタルビデオ信号発生
器を得ることができる。
なお、中央演算装置（ＣＰＵ）を複数並列動作させ、例
えばそれぞれのＣＰＵにあらかじめ決められた１フレー
ムずつを１旦当させることにより、信号種切換に要する
時間もＣＰＵが１組の場合に比べて短縮できるので使用
上の不便も避けることができる。
えばそれぞれのＣＰＵにあらかじめ決められた１フレー
ムずつを１旦当させることにより、信号種切換に要する
時間もＣＰＵが１組の場合に比べて短縮できるので使用
上の不便も避けることができる。
本発明の実施例について第１図に従って説明する。
第１図の実施例は、ホストコンピュータ（図示せず）か
ら制御可能な中央演算装置（ｃｐｕ）↓と、それでデジ
タルビデオ信号を算出するための計算プログラムを格納
したリードオンリーメモリ（ＲＯＭ）２と、ＣＰＵＩで
算出したデジタルビデオ信号を格納するランダムアクセ
スメモリ（ＲＡＭ）３と、周辺回路とを有して構成され
ている。
ら制御可能な中央演算装置（ｃｐｕ）↓と、それでデジ
タルビデオ信号を算出するための計算プログラムを格納
したリードオンリーメモリ（ＲＯＭ）２と、ＣＰＵＩで
算出したデジタルビデオ信号を格納するランダムアクセ
スメモリ（ＲＡＭ）３と、周辺回路とを有して構成され
ている。
まず、ｃｐｕ上は、マスターＣＰＵｌ０と、それから通
信回線（例えば、Ｇｌ”−ＩＢ 、 Ｒ８−４２２、Ｉ
？３２３２Ｃ等のインターフェースもしくは何らかの入
出力ポート等を介するなど、ＣＰＵのパスライン同志の
直接結合でない手段）で結合したサブシステムＣＰＵＩ
Ｉ、１２．１３とで構成している。
信回線（例えば、Ｇｌ”−ＩＢ 、 Ｒ８−４２２、Ｉ
？３２３２Ｃ等のインターフェースもしくは何らかの入
出力ポート等を介するなど、ＣＰＵのパスライン同志の
直接結合でない手段）で結合したサブシステムＣＰＵＩ
Ｉ、１２．１３とで構成している。
例えば、シリアルの回線を使って、ＣＰＵ間で受渡しす
るメツセージの量を極力減らして、それぞれのＣＰＵの
独立性を高めた状態で結合（疎結合）している。これに
より、それぞれのＣＰＵの負荷のほとんどをＲＡＭ３に
対する書き込みに使えるようにしている。
るメツセージの量を極力減らして、それぞれのＣＰＵの
独立性を高めた状態で結合（疎結合）している。これに
より、それぞれのＣＰＵの負荷のほとんどをＲＡＭ３に
対する書き込みに使えるようにしている。
次に、デジタルビデオ信号を算出するための計算プログ
ラムを格納したＲＯＭ２は、信号の種類ごとに必要に応
して読み出せるようにしである。
ラムを格納したＲＯＭ２は、信号の種類ごとに必要に応
して読み出せるようにしである。
信号波形を作り出す計算式は、例えば単純なザブキャリ
アなどの正弦波を例にすれば、ｙ＝ａ Ｘ５ｉｎ（ｂｔ
＋ｃ）等の良く知られた式で表現でき、信号の性質に合
わせてこれらの弐を組み合わせればよい。例えば、フル
フィールドカラーバー信号やりニアリティ信号など、画
面横方向の波形は自由に作れる一方で、縦方向には同じ
ものしか出さなくてもよい場合では、短いプログラムで
表現することができ、１信号種当たり、例えば約５６Ｋ
ｂｉｔｓである。
アなどの正弦波を例にすれば、ｙ＝ａ Ｘ５ｉｎ（ｂｔ
＋ｃ）等の良く知られた式で表現でき、信号の性質に合
わせてこれらの弐を組み合わせればよい。例えば、フル
フィールドカラーバー信号やりニアリティ信号など、画
面横方向の波形は自由に作れる一方で、縦方向には同じ
ものしか出さなくてもよい場合では、短いプログラムで
表現することができ、１信号種当たり、例えば約５６Ｋ
ｂｉｔｓである。
次に、算出されたデジタルビデオ信号を格納するＲＡＭ
主は、マスターＣＰＵｌ０にハス結合されたＲＡＭ０．
サブシステムＣＰ Ｕｌｌにハス結合されたＲＡＭ１、
サブシステムＣＰＵ１２にハス結合されたＲＡＭ２、サ
ブシステムＣＰＵ１３にハス結合されたＲＡＭ３とで構
成している。
主は、マスターＣＰＵｌ０にハス結合されたＲＡＭ０．
サブシステムＣＰ Ｕｌｌにハス結合されたＲＡＭ１、
サブシステムＣＰＵ１２にハス結合されたＲＡＭ２、サ
ブシステムＣＰＵ１３にハス結合されたＲＡＭ３とで構
成している。
それぞれのＲＡＭＯｌＲＡＭＩ、ＲＡＭ２、ＲＡＭ３は
１信号種当たり、デジタルビデオ信号の１フレ一ム分（
２フイ一ルド分）ずつの容量を持ち、４組のＲＡＭで４
フレ一ム分（８フイ一ルド分）を備えている。これば、
ＰＡＬ方式のデジタルビデオ信号を、水平同期信号とサ
ブキャリアとの位相が正しく−回りできる正確な信号を
発生ずるために必要な４フレ一ム分を格納できるように
した例を示している。
１信号種当たり、デジタルビデオ信号の１フレ一ム分（
２フイ一ルド分）ずつの容量を持ち、４組のＲＡＭで４
フレ一ム分（８フイ一ルド分）を備えている。これば、
ＰＡＬ方式のデジタルビデオ信号を、水平同期信号とサ
ブキャリアとの位相が正しく−回りできる正確な信号を
発生ずるために必要な４フレ一ム分を格納できるように
した例を示している。
当然、他の方式の信号を扱う場合は、必要なＲＡＭ３の
容量が異なるが、例えば最大容量を要する方式に対応す
るＲＡＭ容量を備えれば、他の方式の信号をも格納でき
ることは自明である。
容量が異なるが、例えば最大容量を要する方式に対応す
るＲＡＭ容量を備えれば、他の方式の信号をも格納でき
ることは自明である。
例えば、ＰＡＬ方式用のＲＡＭを備えれば、ＮＴＳＣ用
としてはより複雑なパターンの信号も格納できる。
としてはより複雑なパターンの信号も格納できる。
なお、第１図の実施例において、ＲＡＭ主は、複数の信
号種について格納できる容量を備え、極めて利用頻度の
高い複数の信号種がそれぞれ切換要求に応じて直ちに出
力できるようにしている。
号種について格納できる容量を備え、極めて利用頻度の
高い複数の信号種がそれぞれ切換要求に応じて直ちに出
力できるようにしている。
なお、垂直同期区間用の信号は、同期区間用ＲＡＭバッ
ファ４に格納している。
ファ４に格納している。
そして、データセレクタ６で切換えて読み出し、ワード
長変換回路７で計算処理に適したｎビット（例えば８ピ
ツ１〜．１６ビツト、３２ビツトなど）のＲＡＭ読み出
し信号を、所定のデジタルビデオ信号のフォーマットで
あるｍビット（例えば８ビツト、１０ビツトなど）に変
換処理をしてドライバ８を経て出力している。ワード長
変換処理は、例えばＰ Ｌ Ｄ （Ｐｒｏｇｒａｍａｂ
ｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などを用いて丸め処
理などを行う簡易な構成とすることができる。
長変換回路７で計算処理に適したｎビット（例えば８ピ
ツ１〜．１６ビツト、３２ビツトなど）のＲＡＭ読み出
し信号を、所定のデジタルビデオ信号のフォーマットで
あるｍビット（例えば８ビツト、１０ビツトなど）に変
換処理をしてドライバ８を経て出力している。ワード長
変換処理は、例えばＰ Ｌ Ｄ （Ｐｒｏｇｒａｍａｂ
ｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などを用いて丸め処
理などを行う簡易な構成とすることができる。
以」二に述べた実施例の動作を第２図のタイミングチャ
ートに基づいて説明する。
ートに基づいて説明する。
第２図（ａ）は、ブート（ｂｏｏｔ）時で、ＲＯＭ２か
らマスターＣＰＵｌ０が計算プログラムを読み込み、さ
らにザブシステムＣＰＵ１１．１２．１３が分１旦する
プログラムをそれぞれに転送し、４つのＣＰＵが前記プ
ログラムの実行命令を待つ状態になれば、ブート終了の
信号がホストコンピュータへ送られる。
らマスターＣＰＵｌ０が計算プログラムを読み込み、さ
らにザブシステムＣＰＵ１１．１２．１３が分１旦する
プログラムをそれぞれに転送し、４つのＣＰＵが前記プ
ログラムの実行命令を待つ状態になれば、ブート終了の
信号がホストコンピュータへ送られる。
第２図（ｂ）は、データメモリ時で、ホストコンピュー
タからの指示でマスターＣＰＵ１０が動作し、その次の
ステップとしてマスター〇ＰＵＩＯと、サブシステムＣ
ＰＵＩＩと、ザブシステムＣＰ Ｕ１２、サブシステム
ＣＰＵ１３とが並列に、それぞれあらかじめ割り当てら
れたフレームのデジタルビデオ信号を発生し、それぞれ
のＣＰＵにパス結合されたそれぞれのＲＡＭに格納（書
き込み）をする。
タからの指示でマスターＣＰＵ１０が動作し、その次の
ステップとしてマスター〇ＰＵＩＯと、サブシステムＣ
ＰＵＩＩと、ザブシステムＣＰ Ｕ１２、サブシステム
ＣＰＵ１３とが並列に、それぞれあらかじめ割り当てら
れたフレームのデジタルビデオ信号を発生し、それぞれ
のＣＰＵにパス結合されたそれぞれのＲＡＭに格納（書
き込み）をする。
それに先立ち、同期区間用ＲＡＭバッファ４では垂直同
期信号期間中の複合同期信号などを蓄積し、必要なら各
ＲＡＭを制御する各ＣＰＵに同期信号を送るようにして
もよい。
期信号期間中の複合同期信号などを蓄積し、必要なら各
ＲＡＭを制御する各ＣＰＵに同期信号を送るようにして
もよい。
あるいは、読み出し時にデータセレクタ６で複合同期信
号を読み出してから各ＲＡＭの順次読み出しを行うよう
にしてもよい。
号を読み出してから各ＲＡＭの順次読み出しを行うよう
にしてもよい。
読み出し時（信号出力時）は、第２図（Ｃ）のように１
フレ一ム分ずつ所定のＲＡＭから順次読み出すことによ
り、デジタルビデオ信号が出力される。
フレ一ム分ずつ所定のＲＡＭから順次読み出すことによ
り、デジタルビデオ信号が出力される。
以上の実施例において、４ケのＣＰＵが並列動作するよ
うにしたことにより、信号種切換要求発生後、数秒で切
換完了できる。
うにしたことにより、信号種切換要求発生後、数秒で切
換完了できる。
以上のように構成した実施例において、因みに具体的な
設計例に基づくプリント基板の専有面積を例示すると次
のようになる。
設計例に基づくプリント基板の専有面積を例示すると次
のようになる。
例えば、１０ビット幅で、８フイ一ルド分のＣＣＩＲＤ
−２フオーマツトのＰ Ａ Ｉ−信号を発生ずる場合、
第４図の従来例では、８ビツト構成の５１２Ｋｂｉｔｓ
のＲＯＭを１信号種当たり８８個とバッファとを加えた
だけで約６００ｃ＋ｆｉ／信号種となる。
−２フオーマツトのＰ Ａ Ｉ−信号を発生ずる場合、
第４図の従来例では、８ビツト構成の５１２Ｋｂｉｔｓ
のＲＯＭを１信号種当たり８８個とバッファとを加えた
だけで約６００ｃ＋ｆｉ／信号種となる。
これに対して、本発明では、中央演算装置１を、３２ピ
ントＣＰＵを４個、ＲＡＭを４組、バッファを４絹、ア
ドレスデコーダ他４組、ＶＲＡＭコントローラを４組な
どを有して構成すると、例えば５６０ｃ＋］を必要とし
、ＲＡＭ３ （フレームメモリ、４フレ一ム分）及び
同期区間用ＲＡＭハンファとしてＩＭｂｉｔｓの擬似Ｓ
ＲＡＭを１４１個用いるとして約２８０ＣＩ１１を要し
、プログラムＲＯＭ２に約３０ｃＭ、データセレクク、
ワード変換等に約６０ＣＴｌｌとなり、本設計例の合計
で９３０ＣＩＩｌとなる。
ントＣＰＵを４個、ＲＡＭを４組、バッファを４絹、ア
ドレスデコーダ他４組、ＶＲＡＭコントローラを４組な
どを有して構成すると、例えば５６０ｃ＋］を必要とし
、ＲＡＭ３ （フレームメモリ、４フレ一ム分）及び
同期区間用ＲＡＭハンファとしてＩＭｂｉｔｓの擬似Ｓ
ＲＡＭを１４１個用いるとして約２８０ＣＩ１１を要し
、プログラムＲＯＭ２に約３０ｃＭ、データセレクク、
ワード変換等に約６０ＣＴｌｌとなり、本設計例の合計
で９３０ＣＩＩｌとなる。
従って、第２図の従来例で１０信号種を備えると６００
０ｃＭ、第１図の実施例に基づく本設計例では、１０信
号種でも９３０ａｆｌとなる。信号種の数が増えればさ
らにこの差は拡大する。以」二をプリント基板の専有面
積で比較したが、部品単価についても同様である。
０ｃＭ、第１図の実施例に基づく本設計例では、１０信
号種でも９３０ａｆｌとなる。信号種の数が増えればさ
らにこの差は拡大する。以」二をプリント基板の専有面
積で比較したが、部品単価についても同様である。
また、高品位テレビジョンなど１フレーム当たりのピッ
Ｉ・数が多い信号のデジタル信号を発生させる場合には
、さらに本発明の効果が顕著となることは言うまでもな
い。
Ｉ・数が多い信号のデジタル信号を発生させる場合には
、さらに本発明の効果が顕著となることは言うまでもな
い。
本発明の実施により、ビデオ信号波形そのものでなく、
ビデオ信号波形を算出するだめの計算プログラムをＲＯ
Ｍに格納し、信号種切換要求に応じて算出して出力する
ようにしたデジタルビデオ信号発生器が得られる。
ビデオ信号波形を算出するだめの計算プログラムをＲＯ
Ｍに格納し、信号種切換要求に応じて算出して出力する
ようにしたデジタルビデオ信号発生器が得られる。
これにより、例えばＰＡＬ方式のように繰り返し周期が
長いビデオ信号においても、水平同期信号とサブキャリ
アの位相とが正しく同期したビデオ信号を、少ないメモ
リ容量と小規模のハードウェアで構成でき、しかもハー
ドウェアを追加することなく、信号種を追加できるデジ
タルビデオ信号発生器が得られる。
長いビデオ信号においても、水平同期信号とサブキャリ
アの位相とが正しく同期したビデオ信号を、少ないメモ
リ容量と小規模のハードウェアで構成でき、しかもハー
ドウェアを追加することなく、信号種を追加できるデジ
タルビデオ信号発生器が得られる。
１に
のデジタルビデオ信号発生器は、例えばデジタルＶＴＲ
の製造、修理などのために適した小型・軽量・安価な構
成とすることができる。
の製造、修理などのために適した小型・軽量・安価な構
成とすることができる。
第１図は本発明の実施例のブロック図で、第２図は本発
明の実施例のタイミングチャートである。 第３図は本発明の背景説明のためのビデオ信号の例で、
（ａ）は縦方向の表示が同じとした画面例、（ｂ）はｎ
ライン目のビデオ信号例、（Ｃ）は水平同期信号とサブ
キャリアの位相関係例（ＮＴＳＣ）である。 第４図は従来例のデジタルビデオ信号発生器のブロック
図である。 上−−−−−−−−−−−−−−−−中央演算装置（Ｃ
ＰＵ）２−−−−−−−−−−リードオンリーメモリ（
計算プログラムＲＯＭ）
明の実施例のタイミングチャートである。 第３図は本発明の背景説明のためのビデオ信号の例で、
（ａ）は縦方向の表示が同じとした画面例、（ｂ）はｎ
ライン目のビデオ信号例、（Ｃ）は水平同期信号とサブ
キャリアの位相関係例（ＮＴＳＣ）である。 第４図は従来例のデジタルビデオ信号発生器のブロック
図である。 上−−−−−−−−−−−−−−−−中央演算装置（Ｃ
ＰＵ）２−−−−−−−−−−リードオンリーメモリ（
計算プログラムＲＯＭ）
Claims (1)
- 【特許請求の範囲】 少なくとも１組の中央演算装置と、 該中央演算装置でデジタルビデオ信号を算出するため計
算プログラムを格納するリードオンリーメモリと、 前記中央演算装置で前記計算プログラムに従って算出さ
れたデジタルビデオ信号を格納するためのランダムアク
セスメモリとを有し、 所望とするデジタルビデオ信号の種類切換要求に応じて
前記少なくとも１組の中央演算装置で算出して前記ラン
ダムアクセスメモリに格納し、該格納されたデジタルビ
デオ信号を読み出して出力するように構成したことを特
徴とするデジタルビデオ信号発生器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134165A JP2903637B2 (ja) | 1990-05-25 | 1990-05-25 | デジタルビデオ信号発生器 |
| KR1019910008299A KR910020697A (ko) | 1990-05-25 | 1991-05-23 | 디지탈 비디오 신호 발생기 |
| US08/122,618 US5392394A (en) | 1990-05-25 | 1993-09-17 | System for generating different kinds of digital video signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134165A JP2903637B2 (ja) | 1990-05-25 | 1990-05-25 | デジタルビデオ信号発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0435193A true JPH0435193A (ja) | 1992-02-05 |
| JP2903637B2 JP2903637B2 (ja) | 1999-06-07 |
Family
ID=15121974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2134165A Expired - Fee Related JP2903637B2 (ja) | 1990-05-25 | 1990-05-25 | デジタルビデオ信号発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5392394A (ja) |
| JP (1) | JP2903637B2 (ja) |
| KR (1) | KR910020697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9728914B2 (en) | 2013-11-22 | 2017-08-08 | Sony Semiconductor Solutions Corporation | Connection device and reception device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2970529B2 (ja) * | 1996-05-08 | 1999-11-02 | 富士ゼロックス株式会社 | 画像処理装置 |
| US6882346B1 (en) * | 2000-11-17 | 2005-04-19 | Hewlett-Packard Development Company, L.P. | System and method for efficiently rendering graphical data |
| KR100886928B1 (ko) * | 2001-03-19 | 2009-03-09 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 및 그 테스트방법 |
| US6683614B2 (en) * | 2001-12-21 | 2004-01-27 | Hewlett-Packard Development Company, L.P. | System and method for automatically configuring graphics pipelines by tracking a region of interest in a computer graphical display system |
| US6700580B2 (en) * | 2002-03-01 | 2004-03-02 | Hewlett-Packard Development Company, L.P. | System and method utilizing multiple pipelines to render graphical data |
| US6727904B2 (en) * | 2002-03-01 | 2004-04-27 | Hewlett-Packard Development Company, L.P. | System and method for rendering graphical data |
| US7598958B1 (en) * | 2004-11-17 | 2009-10-06 | Nvidia Corporation | Multi-chip graphics processing unit apparatus, system, and method |
| US7633505B1 (en) * | 2004-11-17 | 2009-12-15 | Nvidia Corporation | Apparatus, system, and method for joint processing in graphics processing units |
| CN101710937B (zh) * | 2009-11-24 | 2012-09-19 | 中国科学院长春光学精密机械与物理研究所 | 数字视频信号发生系统 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0187046B1 (en) * | 1984-12-27 | 1991-04-17 | Fujitsu Limited | Point-of-sales data system |
| JPH0731491B2 (ja) * | 1985-07-19 | 1995-04-10 | ヤマハ株式会社 | 画像メモリの読出回路 |
| US5036453A (en) * | 1985-12-12 | 1991-07-30 | Texas Instruments Incorporated | Master/slave sequencing processor |
| US4941107A (en) * | 1986-11-17 | 1990-07-10 | Kabushiki Kaisha Toshiba | Image data processing apparatus |
| US5121486A (en) * | 1987-11-20 | 1992-06-09 | Hitachi, Ltd | Network control system for dynamically switching a logical connection between an identified terminal device and an indicated processing unit |
| US5086345A (en) * | 1988-04-07 | 1992-02-04 | Fuji Photo Film Co., Ltd. | Method of operation in a still video camera system for transferring track information from a playback device to the still video camera |
| US5056000A (en) * | 1988-06-21 | 1991-10-08 | International Parallel Machines, Inc. | Synchronized parallel processing with shared memory |
| JP2865676B2 (ja) * | 1988-10-05 | 1999-03-08 | 株式会社日立製作所 | 画像表示装置 |
| US5072374A (en) * | 1989-11-07 | 1991-12-10 | Ge Fanuc Automation North America, Inc. | Method for communicating among a plurality of programmable logic controllers each having a dma controller |
-
1990
- 1990-05-25 JP JP2134165A patent/JP2903637B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-23 KR KR1019910008299A patent/KR910020697A/ko not_active Application Discontinuation
-
1993
- 1993-09-17 US US08/122,618 patent/US5392394A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9728914B2 (en) | 2013-11-22 | 2017-08-08 | Sony Semiconductor Solutions Corporation | Connection device and reception device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5392394A (en) | 1995-02-21 |
| KR910020697A (ko) | 1991-12-20 |
| JP2903637B2 (ja) | 1999-06-07 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |