KR100886928B1 - 반도체장치 및 그 테스트방법 - Google Patents

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Abstract

제 1반도체칩에서의 동작의 지시를 받고, 그것에 대응한 신호출력동작을 포함하는 제 2반도체칩을 실장수단에 탑재하고, 이러한 실장수단에 상기 제 1과 제 2반도체칩을 상호로 접속시키는 내부배선 및 상기 내부배선에 접속된 외부단자를 설치하여 멀티칩모듈을 구성하고, 또한 모듈내부에 상기 제 1반도체칩에서 제 2반도체칩에 대한 동작의 지시를 선택적으로 무효하게 하는 신호경로를 설치한다.

Description

반도체장치 및 그 테스트방법{SEMICONDUCTOR DEVICE AND ITS TEST METHOD}
본 발명은 반도체장치와 테스트방법에 관하여, 예를 들면 몇가지의 다른 기능의 복수의 반도체칩을 하나의 실장기판에 탑재함으로써 실질적으로 하나의 반도체집적회로장치로서 일체구성으로 하는 것과 같은 반도체장치와 그 테스트방법에 적용하여 유효한 기술에 관한 것이다.
이른바 멀티칩모듈기술에서는 복수의 반도체칩이 복수의 내부배선과 복수의 외부단자를 갖는 것과 같은 탑재기판에 탑재되어, 그들 복수의 반도체칩과 탑재기판이 일체화된 장치가 된다. 탑재기판에 있어서의 내부배선에 의해, 반도체칩과 외부단자와의 전기결합이나, 복수의 반도체칩의 서로 필요로 되는 전기결합이 행해진다. 일체의 혹은 하나의 반도체장치로서 구성된 멀티칩모듈은 소요의 기능을 가지는가의 여부가 테스트된다.
일본 특개평 8-334544호 공보에는 멀티칩모듈의 베어칩 불량검출장치에 관한 발명이 개시되어 있다. 동공보에 기재의 발명에 따르면, 베어칩과 이러한 베어칩과 동일한 논리구성의 패키지칩을 시험보드상에 탑재해서, 양자의 출력신호를 비교에 의해 베어칩의 좋고 나쁨의 판정이 행해진다. 동공보의 기술은 보다 상세하게는 복수의 패키지칩과 복수의 베어칩중 하나를 제외하여 다른 디스에이블하고, 대응하는 양자의 신호를 비교해서 베어칩의 불량을 특정한다는 것이다(선행기술(1)이라고 한다.)
일본 특개2000-111617호 공보에는 멀티칩모듈에 탑재되는 반도체칩에 대하여 각각 개별에 전원을 공급하는 구조를 갖게 하고, 시험대상이 되는 반도체칩만에 전원을 공급함으로써 개별적으로 시험하는 것이 제안되어 있다(선행기술(2)이라고 한다).
일본 특개2000-22072호 공보나 일본 특개평 5-13662호 공보에는 멀티칩모듈의 시험용의 입력경로를 설치하고, 통상의 동작시와 시험시에서 경로의 절환을 행하는 단자를 가지고, 시험용과 통상동작용의 입력경로와 출력경로를 절환하는 기능을 멀티칩모듈을 구성하는 칩내에 설치하거나, 새로 멀티칩모듈을 구성하는 칩으로서 추가하는 것이 제안되어 있다(선행기술(3)이라고 한다).
반도체기술의 진보는 마이크로컴퓨터용칩, DRAM칩, 플래쉬메모리용칩과 같이, 전자시스템을 구성하기 위한 복수의 반도체칩의 전체로서의 하나의 패키지형태의 반도체장치로서 구성하고자 하는 기술의 방향성을 내놓고 있다.
즉, 복수의 반도체칩이 아니라, 각각 1개씩의 반도체칩을 QFP(Quad Flat Package)나 CSP(Chip Size Package 또는 Chip Scale Package), BGA(Ball Grid Array)라고 하는 통상패키지기술에 의해 패키지한 복수의 반도체장치를 이용하여, 그들 복수의 반도체장치를 프린트기판과 같은 실장기판상에 실장하는 경우에는 반도체칩간의 거리 및 그 배선거리를 작게 하는 것이 어렵게 되고, 배선에 의한 신호지연이 크고, 장치의 고속화ㆍ소형화하는데 있어서의 제약이 생켜 버린다.
이것에 해하여, 멀티칩모듈(Multi Chip Module)기술에 있어서는 이른바 베어칩이라 칭하는 것과 같은 현저하게 소형화의 형태가 된 복수의 반도체칩을 하나의 패키지의 형태의 반도체장치로 하기 때문에, 각 칩간의 배선거리를 짧게 할 수가 있고, 반도체장치의 특성을 향상시킬 수가 있다. 또, 복수의 칩을 하나의 패키지로 함으로써, 반도체장치를 소형화할 수 있고, 또한 그 실장면적을 감소시켜 반도체장치를 소형화 할 수 있다.
멀티칩모듈로서 구성하기 위한 반도체칩으로서는 예를 들면, 마이크로 컴퓨터용칩과, 이러한 마이크로 컴퓨터칩에 결합되는 DRAM 혹은 플래쉬메모리용 칩과 같이, 서로 밀접하게 관련한 것이 선택되는 것이 바람직하다. 이와 같이 서로 밀접하게 관련하는 복수의 반도체칩의 조합을 선택할 때에는 멀티칩모듈의 특징을 충분히 발휘할 수 있도록 된다. 이와 같은 멀티칩모듈 전체로서의 기능에 관한 시험과 개개의 칩자체 시험의 양쪽의 시험을 실시할 수 있는 것이 바람직하다.
그렇지만, 상기 선행기술 1 내지 3에 있어서는 상기와 같은 멀티칩모듈의 특징에 관해서는 아무런 배려가 이루어지지 않고 있어, 오로지 개개의 칩을 독립적으로 동작시키는 것 밖에 배려가 기울지 않고 있다. 예를 들면, 선행기술 1에서는 마이크로 컴퓨터용 칩을 동작시키면 메모리회로가 응답해버린다는 동작이 있을 때의 컴퓨터용 칩만의 동작이나 마이크로 컴퓨터가 내장메모리회로를 억세스하는 것의 복합적인 시험도 할 수 없다.
선행기술 2에서는 전원을 분리하는 것이기 때문에 역시 개개의 반도체칩의 독립한 시험 밖에 배려가 없다. 그 위에 동작전압이 공급되지 않는 반도체칩을 통 한 신호리크에는 배려가 없고, 시험대상이 된 반도체칩의 불량인지, 전원이 차단된 반도체칩을 개재한 신호리크에 의한 불량인지 알 수가 없다. 게다가, 통상동작상에 있어서, 각 반도체칩의 전원이 별도의 공급되는 것이므로, 반도체칩간에서의 전원전압의 미소한 전위차가 반도체칩간의 신호전달에 있어서 오프세트가 되거나, 전원절단부를 넘어 신호의 반사에 의한 노이즈가 생기거나 해서 고속동작시의 내노이즈성이 악화하고, 멀티칩모듈 본래의 장점을 손상시킨다는 부작용을 가진 걱정이 있다.
선행기술 3에서도 역시 개개의 반도체칩의 독립한 시험에 밖에 배려조차 하지 않고, 와부단자의 대폭한 증가와 신규칩을 개발하는 기간과 비용, 혹은 입력경로와 출력경로를 절환하는 기능을 가진 칩을 추가하는 것에 의한 멀티칩모듈을 구성하는 칩이 증가해서 제조비용증가를 초래한다고 하는 문제를 갖는다.
본 발명의 목적은 멀티칩모듈의 성능을 유지하면서, 신뢰성의 높은 시험을 가능하게 한 반도체장치와 시험방법을 제공하는 데에 있다. 본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 서술 및 첨부도면에 의해 밝혀질 것이다.
본원에 있어서 개시되는 발명 가운데, 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다. 제 1반도체칩으로부터의 동작의 지시를 받고, 그것에 대응한 신호출력동작을 포함하는 제 2반도체칩을 실장수단에 탑재하고, 이러한 실장수단에 상기 제 1과 제 2반도체칩을 서로 접속시키는 내부배선 및 상기 내부배선에 접속된 외부단자를 설치하여 멀티칩모듈을 구성하고, 또한 모듈내부에 상기 제 1반도체칩 에서 제 2반도체칩에 대한 동작의 지시를 선택적으로 무효하게 하는 신호경로를 설치한다.
본원에 있어서 개시되는 발명 가운데, 다른 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다. 제 1반도체칩에서의 동작의 지시를 받고, 그것에 대응한 신호출력동작을 포함하는 제 2반도체칩을 실장수단에 탑재하고, 이러한 실장수단에 상기 제 1과 제 2반도체칩을 상호 접속시키는 내부배선 및 상기 내부배선에 접속된 외부단자를 설치하여 멀티칩모듈을 구성하고, 또한 모듈내부에 상기 제 1반도체칩에서 제 2반도체칩에 대한 동작의 지시를 선택적으로 무효하게 하는 신호경로를 가진 반도체장치의 데스트방법으로서, 상기 제 1반도체칩에서 제 2반도체칩에 대한 동작의 지시를 무효 하게 하고, 제 1반도체칩에서 상기 제 2반도체칩에 향한 동작시험을 상기 외부단자에 접속된 데스트장치와의 사이에서 행하도록 한다.
도 1은 본 발명에 관한 반도체장치와 그 테스트방법의 하나의 실시예를 설명하기 위한 개략블록도이다.
도 2는 본 발명에 관한 반도체장치와 그 테스트방법의 다른 하나의 실시예를 설명하기 위한 개략블록도이다.
도 3은 본 발명에 관한 반도체장치와 그 테스트방법의 다른 하나의 실시예를 설명하기 위한 개략블록도이다.
도 4는 본 발명에 관한 반도체장치와 그 테스트방법의 다른 하나의 실시예를 설명하기 위한 개략블록도이다.
도 5는 본 발명에 관한 멀티칩모듈의 하나의 실시예를 도시하는 블록도이다.
도 6은 본 발명에 관한 반도체장치와 그 테스트방법의 다른 하나의 실시예를 설명하기 위한 개략블록도이다.
도 7은 본 발명에 관한 멀티칩모듈의 하나의 실시예의 제조방법을 설명하기 위한 플로차트도이다.
도 8은 본 발명에 이용되는 멀티칩모듈의 조립공정의 설명도이다.
도 9는 본 발명의 멀티칩모듈 시험방법의 하나의 실시예를 도시하는 플로차트도이다.
도 10은 본 발명에 관한 멀티칩모듈의 하나의 실시예를 도시하는 구성도이다.
도 11은 본 발명에 관한 멀티칩모듈의 다른 하나의 실시예를 도시하는 구성도이다.
도 12는 본 발명에 관한 멀티칩모듈의 다른 하나의 실시예를 도시하는 구성도이다.
본 발명을 보다 상세하게 진술하기 위해 첨부의 도면에 따라 이것을 설명한다.
도 1에는 이 발명에 관한 반도체장치와 그 테스트방법의 하나의 실시예를 설명하기 위한 개략블록도가 도시되어 있다. 이 실시예의 멀티칩모듈(MCM)은 중앙처리유니트(이하, 단지 CPU라고 한다)와, 2개의 (Synchronous Dynamic Random Access Memory;이하 단지 SDRAM라고 한다)에 의해 구성된다. SDRAM는 하나가 1M(메가)×16비트×4뱅크로부터 이루어지는 약 64M비트의 기억용량을 갖고, 16비트로부터 이루어지는 데이터의 단자를 32비트로부터 이루어지는 데이터버스의 상위(U)와 하위(L)에 나누어 접속되어 있다. 이것에 위해, CPU에서 보면, 1M×32비트×4뱅크의 메모리 억세스가 행해지는 것으로 된다.
멀티칩모듈(MCM)은 그 구조가 뒤에서 도 8, 도 10 ~ 도 12를 가지고 설명되지만, 그 개요를 설명하면 이하와 같이 된다. 즉, 멀티칩모듈(MCM)은 CPU를 구성하는 반도체칩, 2개의 SDRAM를 구성하는 2개의 반도체칩, 및 그들 반도체칩을 탑재하는 탑재기판을 갖는다.
복수의 반도체칩은 탑재기판의 한쪽을 주면측에 탑재된다. 멀티칩모듈(MCM)의 복수의 외부단자는 탑재기판의 다른쪽 주면측에 배치된다. 이 구성은 복수의 반도체칩이 차지하는 면적과, 복수의 외부단자를 배열하기 위해서는 필요하게 되는 면적과에 상관없이, 멀티칩모듈을 비교적 컴팩트인 사이즈로 하는 것이 가능하게 한다.
각 반도체칩은 이른바 베어칩에서 구성되어, 탑재기판에 면부착 가능하도록 복수의 범프전극을 갖는다. 각 반도체칩은 필요에 따라, 에어리어ㆍ어레이ㆍ패드라고 칭되는 것과 같은 기술, 즉 소자 및 배선이 완성된 반도체칩상에 폴리이미드수지에서 이루어지는 것과 같은 절연막을 통해 패드전극의 재배치를 가능하게 하는 배선을 형성하고, 이러한 배선에 패드전극을 형성하는 것과 같은 기술에 의해 구성된다. 에어리어ㆍ어레이ㆍ패드기술에 의해, 반도체칩에 있어서의 외부단자로서의 수십㎛내지 100㎛피치와 같은 비교적 작은 피치에 배열된 패드전극은 0.1mm ~ 0.2mm와 같은 지름으로 되고, 또한, 400㎛ ~ 600㎛피치와 같은 비교적 큰 피치의 범프전극배열로 변환된다. 에어리어ㆍ어레이ㆍ패드기술은 SDRAM와 같은 그 입력출력회로와 패드전극이 반도체칩의 중앙에 배열되는 것이 최적인 반도체칩의 면부착칩화에 유효하다.
탑재기판은 유리에폭시 혹은 유리에서 이루어지는 것과 같은 절연기판과, 이러한 절연기판상에 형성된 다층배선구성으로부터 이루어지는 것과 같은 비교적 미세한 내부배선과, 반도체칩의 범프전극에 전기적 결합해야할 복수의 랜드와, 복수의 외부단자를 갖는다. 탑재기판은 보다 최적에는 반도체칩 탑재측의 주면에 상기 랜드상을 제외하여, 유기 레지스트재에서 이루어지는 것과 같은 절연보호피복이 실시된다.
외부단자는 절연기판에 형성된 구멍을 통해 내부배선에 전기접속되는 것과 같은 범프전극으로부터 구성된다. 반도체칩에 있어서의 범프전극이 마이크로 범프라고 칭 되어도 좋은 비교적 작은 사이즈, 비교적 작은 피치가 되는 것에 대하여, 탑재기판에 있어서의 외부단자로서의 범프전극은 비교적 큰 사이즈와 비교적 큰 피치가 된다. 탑재기판상에는 복수의 반도체칩이 면부착기술에 의해 탑재된다. 면부착된 반도체칩과 탑재기판과의 사이에는 이른바 언더필이라 칭 되는 보호재가 충전된다.
멀티칩모듈(MCM)에 사용되는 각 반도체칩은 미리 불량이라고 볼 수 있는 쓸데없는 것의 사용을 회피하는데, 통상의 반도체장치의 제법과 동일하게, 이른바 반 도체웨이퍼 테스트, 즉 각각의 반도체칩에 분할되기 전의 반도체웨어퍼단계에 있어서 프로브를 통해 전기적 특성이 테스트되고, 양품이라고 판단된 것이 사용된다. 탑재기판도 또, 동일하게 사전에 양품이라고 판단된 것이 사용된다. 그렇지만, 예를 들면, 웨어퍼테스트는 각가지 기술적제약에서 반드시 충분한 테스트가 된다고는 할 수 없다.
멀티칩모듈 조립시에는 접속불량의 발생이나, 열응력을 포함되는 기회응력에 의한 소자특성의 변화의 가능성도 포함된다. 그 때문에, 조립 후에 멀티칩모듈의 테스트는 필수가 된다. 보다 엄격한 반도체장치의 제조에서는 번인(burn-in)과 같은 스크리닝과 그 후의 테스트, 즉 번인 테스트를 포함한다.
도 1과 같은 CPU와 SDRAM가 조합된 멀티칩모듈(MCM)의 특징을 발휘하면서 고신뢰성에서의 시험을 가능하게 하기 위해, CPU(마이크로 컴퓨터용 칩)와, SDRAM라는 것은 멀티칩모듈(MCM)을 구성하는 실장기판에 형성된 어드레스버스, 데이터버스 및 제어버스에 상호로 접속된다. 예를 들면, 어드레스버스는 SDRAM의 어드레스단자(A0 ~ A13)에 대응된 14개로부터 이루어지고, 데이터버스는 2개의 SDRAM의 데이터단자(DQ0 ~ DQ15)에 대응된 32개로부터 이루어진다. 상기 CPU는 상기 어드레스버스에 대하여 A2에서 A15의 어드레스단자가 접속되고, 상기 데이터버스에 대해서는 D0 ~ D15와 D16 ~ D31이 접속된다.
상기 CPU는 SDRAM에 대응된 CKIO, CKE, CS3B, RAS3LB, CASLB, RD/WRB와 DQMUUB, DQMULB 및 DQMLUB, DQMLL의 각 제어출력단자를 가지고, 각각이 SDRAM의 CLK, CKE, CSB, RASB, CASB, WEB와 DQMU, DQBL에 접속된다. 여기서, 각 단자명에 B 를 붙인 것은 도면상에서는 단자명에 오버바를 붙인 로우레벨을 액티브레벨로 하는 논리기호에 대응하고 있다. 상기 단자(DQMUUB, DQMULB 및 DQMLUB, DQMLL는 마스크신호이고, 상기 32비트로부터 이루어지는 데이터버스를 8비트씩 4조로 나누어, DQMUUB, DQMULB 및 DQMLUB, DQMLL에 의해 선택적인 마스크를 행한다.
이 실시예에서는 상기와 같이, SDRAM에의 억세스에 필요한 제어선, 어드레스선, 데이터선은 CPU와의 공통신호로서 멀티칩모듈의 단자로 되어 있다. 이 중에서 SDRAM를 정지상태로 제어하는 CKE단자만은 CPU와는 독립적으로 멀티칩모듈(MCM)의 외부단자(MCKE)로서 인출하고 있다. 그 때문에, CPU의 CKE단자는 멀티칩모듈(MCM)의 외부단자(CKE)와 접속되어 있다. 통상상태에서는 CPU의 CKE단자와 SDRAM의 MCKE단자를 멀티칩모듈외부에서 상호 접속해서 사용된다. 상기 CKE단자와 MCKE단자는 뒤의 도 10 내지 도 12와 같은 매트릭스모양에 배열된 외부단자 중의 인접하는 단자가 된다. 이것에 의해, 상기 CKE단자와 MCKE단자와의 통상사용시의 외부접속경로가 최소화 가능하게 된다.
CPU의 동작을 유효/무효로 하는 디스에이블(또는 디세이블)단자(CA)는 멀티칩모듈(MCM)의 외부단자와 접속되어 있다. 또, SDRAM의 디스에이블단자는 상기 CKE단자이고, 그것이 멀티칩모듈(MCM)의 외부단자(MCKE)와 접속되어 있다.
상기 SDRAM에 있어서, 칩셀렉트단자(CSB)는 그 로우레벨에 의해 커멘드입력 사이클의 시작을 지시한다. 칩셀렉트단자(CSB)가 하이레벨 때 (칩 비선택상태)나 그외의 입력은 의미를 갖지 않는다. 다만, 뒤에 서술하는 메모리뱅크의 선택상태나 버스트동작 등의 내부동작은 칩 비선택상태에의 변화에 의해 영향을 받지 않는다. RASB, CASB, WEB의 각 단자는 통상의 DRAM에 있어서의 대응신호와는 기능이 상이하고, 뒤에 서술하는 커멘드사이클을 정의할 때에 유의의 신호가 된다.
클럭이네이블단자(CKE)는 다음의 클럭신호의 유효성을 지시하는 신호이고, 해당 단자(CKE)가 하이레벨이라면 다음의 클럭신호(CLK)의 기동엣지가 유효가 되고, 로우레벨 때에는 무효가 된다. 그 때문에, 이 단자(CKE)가 상기 디스세이블단사로서의 기능을 갖는다. 상기 로우어드레스신호는 클럭단자(CLK)(혹은 이것과 동기한 내부클럭신호)의 기동엣지에 동기하는 뒤에 서술하는 로우어드레스 스트로브ㆍ뱅크액티브 커멘드사이클에 있어서의 어드레스신호의 레벨에 의해 정의된다.
어드레스신호(A12와 A13)는 상기 로우어드레스 스트로브ㆍ뱅크액티브 커멘드사이클에 있어서 뱅크선택신호라도 간주된다. 즉, A12와 A13의 조합에 의해, SDRAM에 설치되는 4개의 메모리뱅크(0 ~ 3)중 하나가 선택된다. 메모리뱅크의 선택제어는 특별히 제한되지 않지만, 선택메모리뱅크측의 로우디코더만의 활성화, 비선택메모리뱅크측의 컬럼스위치회로의 전비선택, 선택메모리뱅크측만의 데이터입력회로 및 데이터출력회로에의 접속 등의 처리에 의해 행할 수가 있다.
CPU의 단자(BACK)는 버스사용허가입력(버스 승인신호), BREQ는 버스사용권 요구출력(버스 리퀘스트신호)에 이용된다. CPU에는 그 외의 신호용의 제어단자가 설치된다. 이 실시예의 멀티칩모듈(MCM)에서는 상기 어드레스버스, 데이터버스 및 제어버스의 각각이 와부단자에 접속되어 있고, 그 중, CPU와 SDRAM의 사이에 있어서, CKE는 직접적으로 접속되는 것이 아니라, 멀티칩모듈의 외부단자에 각각이 접속되고, 멀티칩의 외부에 있어서 접속함으로써, CPU에서 SDRAM에 전달되는 신호경 로가 형성된다.
상기 CPU는 단자(CA)에 의해 디스에이블상태가 되었을 때에 출력을 보지하는 단자(CKE)이고 로우레벨을 보지한다. 이것에 대하여 SDRAM는 단자(CKE)에 의해 디스에이블상태로 되었을 때에 출력을 보지할 단자는 없다.
이 실시예의 멀티칩모듈(MCM)에 대한 시험방법은 다음과 같다. CPU를 시험할 때는 CKE를 테스터에 접속하여, MCKE를 접지전위(GND)에 접속하고, RESETP(미도시의 리세트단자)를 테스터에 접속하여 CA를 테스터에 접속한다. 또, 테스터는 멀티칩모듈(MCM)의 어드레스버스, 데이터버스 및 제어버스에 대응한 외부단자와 접속되어 있고, 테스터와 CPU와의 사이에서 일대일의 테스트를 실시한다.
특별히 제한되지 않지만, CPU칩은 그 자체로 하나의 반도체장치를 구성하는 것이 이용된다. 이 경우, CPU칩에 대해서는 프로빙 및 조립 후의 시험을 위해 테스트프로그램을 가진 테스트장치가 존재함으로, 그것을 그대로 이용해서 CPU의 시험을 실시할 수가 있다. 즉, 기존의 테스트장치 및 테스트프로그램을 그대로 이용하면서, 멀티칩모듈에 탑재된 CPU를 시험하는 것이 가능하게 된다.
예를 들면, CPU에 대해 SDRAM의 메모리 억세스를 행하는 동작시험을 행할 때, CPU는 상기 CKE에 의해 SDRAM에 클럭(CK)를 공급하여, 상기 커멘드를 발행하는 동작을 행한다. 이 때, CKE는 상기와 같이, 내장의 SDRAM이 아니라, 테스터에 전달된다. 그 때문에, 테스터측의 가상메모리가 억세스되어 리드/라이트동작이 실시된다. 즉, CPU는 테스터를 SDRAM로 가정하여 메모리 억세스를 행함으로, 그 시험을 행할 수도 있다. 만일 멀티칩모듈내에서 CPU의 CKE단자와 SDRAM의 CKE단자가 접속 되어 있으면, CPU의 상기와 같은 동작시험일 때에 내장의 SDRAM가 응답해서 데이터버스상에 독출신호를 출력하거나 하기 때문에, 원하지 않는 신호의 충돌이 생겨 상기 테스트장치 및 테스트프로그램을 사용할 수 없게 되고, SDRAM를 억세스하는 것과 같은 CPU의 동작시험을 실시할 수 없게 된다.
SDRAM를 시험할 경우는 CKE를 오픈으로 하여, MCKE를 테스터에 접속하고, RESETP를 접지전위에 접속하고, CA를 접지전위에 접속한다.
이것에 의해, CPU가 디스에이블상태가 되어 CKE단자를 로우레벨에 고정하는 것이 되지만, 테스터에서 MCKE단자에 클럭이네이블신호를 공급함으로써, SDRAM를 CPU에서 분리한 상태에서 테스트할 수가 있다. 이 경우도 SDRAM가 범용의 SDRAM와 동일한 칩으로 구성되어 있었더라면, 기존의 메모리테스터에 의해 기존의 테스트프로그램에 따른 테스트를 실시할 수가 있다.
상기와 같은 개개의 반도체칩의 시험에 의해, 각각이 정상으로 동작한다고 판정된 후에, 멀티칩모듈 전체로서의 동작시험을 하는 것도 가능하게 된다. 즉, 멀티칩모듈의 전체로 시험을 행할 때는 CKE를 테스터에 접속하여, MCKE를 CKE에 접속하고, RESETP를 테스터에 접속하여, CA를 테스터에 접속시킨다. 이것에 의해, CPU에서 SDRAM에 대해 기입이나 독출의 메모리 억세스를 행하게 한다. 그리고, CPU에 버스사용권을 개방시켜, 테스트장치가 버스사용권을 획득하여 SDRAM를 억세스하고, 그 데이터를 독출하는 등에 의해, 실동작상태에 따른 CPU와 SDRAM와의 사이에서의 데이터의 기입/독출을 확인할 수가 있다.
도 2에는 이 발명에 관한 반도체장치와 그 테스트방법의 다른 하나의 실시예 를 설명하기 위한 개략블록도가 도시되어 있다. 이 실시예의 멀티칩모듈(MCM)은 상기 CPU와 하나의 SDRAM와 하나의 플래쉬(EEPROM)(Flash Electrically Eraseble and Programmble Read Only Memory; 이하 간단하게 FLASH메모리라고 한다)에 의해 구성된다. SDRAM는 하나가 1M(메가)×16비트×4뱅크에서 이루어지는 약 64비트의 기억용량을 가지고, FLASH메모리는 32M비트의 기억용량을 가지고, 16비트에서 이루어지는 데이터단자를 갖는다.
이와 같은 CPU와 SDRAM와 FLASH메모리가 조합된 멀티칩모듈(MCM)의 특징을 살리면서, 고신뢰성에서의 시험을 가능하게 하기 위해, CPU(마이크로 컴퓨터용 칩)와, SDRAM 및 FLASH메모리와는 멀티칩모듈(MCM)을 구성하는 실장기판에 형성된 어드레스버스, 데이터버스 및 제어버스에 상호에 접속된다. 예를 들면, 어드레스버스는 FLASH메모리의 어드레스단자(AO ~ A20)에 대응된 21개로 이루어지고, 데어터버스는 SDRAM의 데이터단자(DQ0 ~ DQ15)와 FLASH메모리의 데이터단자(I/O 0 ~ I/0 15)에 대응된 16개에서 이루어진다. 상기 CPU는 상기 어드레스버스에 대하여 A1에서 A21의 어드레스단자가 접속되고, 상기 데이터버스에 대해서는 D0 ~ D15가 접속된다. CPU의 어드레스버스(A1 ~ A14)가 SDRAM의 어드레스버스(A3 ~ A13)에 접속된다.
상기 CPU는 SDRAM에 대응된 CKIO, CS3B, RASLB, CASLB, RD/WRB 와 WE1B/DQMLUB, WE0B/DQMLLB의 각 제어출력단자를 갖고, CKE가 상기 도 1의 실시예와 같이 외부단자에 인도되는 것을 제외하고, 다른 각각이 상기와 동일하게 SDRAM의 CLK, CSB, RASB, CASB, WEB 와 DQMU, DQBL에 접속된다. 상기 CPU는 FLASH메모리에 대응된 RDB, PTN1, PTNO, CSO를 갖고, 각각이 FLASH메모리의 OEB, RDY/BusyB, WPB에 접속된다. FLASH메모리는 리세트파워다운단자(RPB)와 칩이네이블단자(CE)를 갖고, 이것이 외부단자(PR와 FCE)에 접속된다. 또, CPU의 CS(2)가 외부단자에 인도되어 있다. 여기서, 각 단자명에 B를 부착한 것은 상기와 동일하게 도면상에는 단자명에 오버바를 부착한 로우레벨을 액티브레벨로 하는 논리기호에 대응하고 있다.
이 실시예에서도 상기와 같이, SDRAM나 FLASH메모리에의 억세스에 필요한 제어선, 어드레스선, 데이터선은 CPU와의 공통신호로서 멀티칩모듈의 외부단자가 되고 있다. 이 가운데 상기와 같이 SDRAM를 정지상태로 제어하는 CKE단자만은 CPU와는 독립적으로 멀티칩모듈(MCM)의 외부단자(MCKE)로서 인출하고 있다. 그 때문에, CPU의 CKE단자는 멀티칩모듈(MCM)의 외부단자(CKE)단자는 멀티칩모듈(MCM)의 와부단자(CKE)와 접속되어 있다. 통상상태에서는 CPU의 CKE단자와 SDRAM의 MCKE단자를 멀티칩모듈 외부에서 상호 접속하여 사용된다.
CPU의 동작을 유효/무효로 하는 디스에이블단자는 CPU는 CA단자이고, 멀티칩모듈(MCM)의 외부단자와 접속되어 있다. 또, SDRAM의 디스에이블단자는 상기 CKE단자이고, 그것이 멀티칩모듈(MCM)의 외부단자(MCKE)와 접속되어 있다. 그리고, 플래쉬메모리의 동작을 유효/무효로 하는 디스에이블단자는 리세트파워다운단자(RPB)와 칩이네이블단자(CE)이고, 각각이 외부단자(RP와 ECE)에 접속되어 있다.
상가와 같이, CPU, SDRAM, FLASH메모리에의 억세스에 핑요한 제어선, 어드레스선, 데이터선은 CPU와의 공통신호로서 멀티칩모듈(MCM)의 단자가 되어 있다. 이 중에서 SDRAM를 정지상태로 제어하는 MCKE단자와 FLASH메모리를 정지상태로 제어하 는 RP단자를 CPU와는 독립적으로 멀티칩모듈(MCM)의 외부단자로서 인출하고 있다.
이 실시예의 멀티칩모듈(MCM)의 시험방법은 다음과 같다. CPU를 단독으로 시험할 경우에는 CKE는 테스터에 접속되어, MCKE는 접지전위(GND)에 접속되고, RP단자는 접지전위에 접속되고, CS(0)와 CS(2)는 테스터에 접속되고, FCE는 테스터에 접속되어, CA는 테스터에 접속된다. 이것에 의해, CPU의 동작시험에서 SDRAM이나 FLASH메모리를 억세스하고자 해도, 상기 도 1의 실시예와 동일하게 이들의 내장메모리는 응답하지 않고, 테스터에 설치된 가상메모리 등이 억세스되게 된다.
SDRAM의 시험방법은 CKE는 오픈, MCKE는 테스터에 접속되고, PR는 전원전압(VCC)에 접속되고, CS(0)와 CS(2)는 테스터에 접속되고, FCE는 전원전압(VCC)에 접속되고, CA는 접지전위에 접속된다. 이것에 의해, 상기 도 1의 실시예와 동일하게 테스터는 MCKE단자를 이용하여 SDRAM를 단독으로 동작시킬 수가 있다.
FLASH메모리의 시험방법은 CKE는 오픈, MCKE는 접지전위(GND)에 접속되고, PR는 테스터에 접속되고, CS(0)와 CS(2)는 전원전압(VCC)에 접속된다. FCE는 테스터에 접속되고, CA는 접지전위에 접속된다. 이것에 의해, 테스터는 FCE단자를 이용해서 FLASH메모리를 단독으로 동작시킬 수가 있다.
멀티칩모듈(MCM)전체를 시험하는 방법은 2가지 있다. 그 중의 하나는 통상의 사용상태와 동일하며, FLASH메모리에 프로그램이 격납되어 있는 것을 전제로 한 것이고, CPU의 CS(0)단자에 접속하는 메모리는 부트메모리로서 다루어지고, CPU에의 리세트해제 후, 최초로 프로그램 페치가 부트(Boot)메모리에 대해 행해진다. 이 경 우에는 CKE는 테스터에 접속되고, MCKE는 CKE와 외부에서 접속되고, RP, CS(0), CS(2)는 테스터에 접속되고, FCE는 CS(0)와 외부에서 접속되어, CA는 테스터에서 접속된다. 다른 하나는 테스트용의 것이고, CPU에의 리세트 해제 후, 최초로 프로그램페치를 테스터측에 가상메모링 대해 행한다. 이 경우에는 상기 통상 상태에 있어서, FCE(0)에서 CS(2)로 절환하면 좋다.
이 실시예에서는 MCM전체의 시험을 행할 때에는 FLASH메모리에는 프로그램 등이 격납되어 있지 않으므로써 FCE를 CS(2)에 접속하고, CPU를 리세트해서 해제하면, CPU에서 테스터측의 가상메모리에 기동이 걸려 그것에 대응한 동작을 행하게 할 수 있다. 물론, FLASH메모리에 프로그램을 기입하여, 상기 CS(0)를 FCE에 접속해서 CPU를 리세트하여 그것을 해제하면, FLASH메모리에 격납된 프로그램에 대응하여 CPU가 동작하는 것도 확인할 수 있다.
FLASH메모리의 디스에이블단자는 CE단자의 다른 PR단자의 2개로 이루어지기 때문에, 이 실시예에서는 양쪽을 외부단자에 접속하고 있지만, 어느 하나를 외부단자로서 설치하면 좋다. 즉, CPU나 SDRAM의 단독시험일 때에, CE 또는 RP중 어느 하나를 전원전압(VCC)으로 하면 좋다.
도 3에는 이 발명에 관한 반도체장치와 그 테스트방법의 다른 하나의 실시예를 설명하기 위한 개략블록도가 도시되어 있다. 이 실시예의 멀티칩모듈(MCM)은 상기 도 2와 동일하게 CPU와 하나의 SDRAM와 하나의 FLASH메모리에 의해 구성된다. 이 실시예는 상기 도 2의 실시예의 변형예이고, 도 2의 실시예와 상이하는 점은 FLASH메모리의 RP단자가 내부버스에서 CPU의 PTN(2)단자에 접속되어 있는 점이다.
상기 도 2의 실시예와 동일하게 CPU를 시험할 경우는 SDRAM의 MCKE단자를 로우레벨에 FLASH메모리의 FCE단자를 하이레벨로 한다. SDRAM를 시함할 경우는 CPU의 CA단자를 로우레벨에 FLASH메모리의 FCE단자를 하이레벨로 한다. CPU와 SDRAM간의 인터페이스를 시험할 경우는 CPU의 CKE단자와 SDRAM의 MCKE단자를 접속하고, FLASH메모리의 FLCE단자를 하이레벨로 한다. CPU와 FLASH간의 인터페이스를 시험할 경우는 CPU의 CS(0)단자와 FLASH메모리의 FCE단자를 접속하고, SDRAM의 MCKE단자를 로우레벨로 한다. 멀티칩모듈전체를 시험할 경우는 CPU의 CKE단자와 SDRAM의 MCKE단자를 접속하고, CPU의 CE(2)단자와 FLASH메모리의 FCE단자를 접속한다.
CPU의 CS(0)단자에 접속하는 메모리는 상기와 같이 부트메모리로서 다루어지고, CPU에의 리세트 해제 후, 최초로 프로그램 페치가 부트메모리에 대해 행해진다. 일반적으로 부트메모리에는 프로그램이 격납되어 있으므로, CPU와 FLASH메모리간의 인터페이스를 시험할 경우에, FLASH메모리가 CS(0)단자에 접속되어 있으면, FLASH메모리부에서 불량이 발생한 경우에 시험프로그램자체를 독출할 수 없게 된고, 충분한 시험이 할 수 없다. 이 때문에, 도 2나 도 3의 실시예에서는 CPU의 CS(2)단자에 FLASH메모리의 FCE단자를 접속하고, FLASH메모리를 데이터격납메모리로서 시험가능하게 된다.
또, CPU의 단독시험일 때에, CKE나 CS(0)를 외부단자에 인도하고, 외부에서 SDRAM나 FLASH메모리와 선택적으로 접속하는 구성을 채택함으로, CPU에 대해 SDRAM나 FLASH메모리를 억세스하는 것과 같은 동작시험을 해도, SDRAM나 FLASH메모리는 디스에이블상태가 되어 있으므로, 테스터측의 이른바 가상의 메모리가 억세스되는 것으로 되어, CPU의 단독시험을 실시할 수가 있다.
도 4에는 이 발명에 관한 반도체장치와 그 테스트방법의 다른 하나의 실시예를 설명하기 위한 개략블록도가 도시되어 있다. 이 실시예의 멀티칩모듈(MCM)은 상기 도 2와 동일하게 CPU와 하나의 SDRAM와 하나의 FLASH메모리에 의해 구성된다. 이 실시예에서는 CE단자에 대신하여 RP단자를 디스에이블단자로서 이용한다. 그 때문에, FLASH메모리의 CE단자는 내부에서 CPU의 CS(0)와 접속되어 있다.
이 실시예의 멀티칩모듈(MCM)의 시험방법은 다음과 같다. CPU를 단독으로 시험할 경우에는 CKE는 테스터에 접속하고, MCKE를 접지전위(GND)에 접속하여, RP단자는 접지전위(GND)에 접속하고, CA는 테스터에 접속한다. 이것에 의해, CPU의 동작시험에서 SDRAM나 FLASH메모리를 억세스하고자 해도, MCKE와 RP의 로우레벨에 의해 SDRAM와 FLASH메모리는 디스에이블상태가 되어 있고, 상기 도 1의 실시예와 동일하게 이들의 내장메모리는 응답하지 않고, 테스터에 설치된 가상메모리 등이 억세스되게 된다.
SDRAM의 시험방법은 CKE를 오픈으로 하여, MCKE를 테스터에 접속하고, PR를 접지전위(GND)에 접속학, CA를 접지전위에 접속한다. 이것에 의해, 상기 도 1의 실시예와 동일하게 테스터는 MCKE단자를 이용하여 SDRAM단독으로 동작시킬 수 있다. FLASH메모리의 시험방법은 CKE는 오픈, MCKE는 접지전위(GND)에 접속되어, PR는 테스터에 접속되고, CA는 접지전위에 접속된다. 이것에 의해 테스터는 RP단자에 하이레벨을 공급하고, CS(0)에서 칩이네이블신호를 공급하여 FLASH메모리를 단독으로 동작시킬 수 있다.
멀티칩모듈(MCM)전체를 시험하는 방법은 CKE를 테스터에 접속하고, MCKE를 CKE와 접속하여, RP를 테스터에 접속하고, CA를 테스터에 접속시킨다. 이 실시예에서는 통상 사용상태와 동일하게, FLASH메모리에 프로그램이 격납되어 있는 것을 전제로서, CPU의 CS(0)단자는 FLASH메모리의 CE단자에 접속되어 있다. 그 때문에, 이대로는 CPU에의 리세트 해제 후, 최초로 프로그램 페치가 FLASH메모리에 대해 행해진다. 그러나, 테스터에 의해 RP단자를 접지전위(GND)로 하면, FLASH메모리가 강제적으로 디스에이블상태가 되고, CS(0)단자가 테스터측에서도 전달되고, 최초로 프로그램 페치를 테스터측의 가상메모리에 대해 행하도록 할 수 있다. 이 경우에는 상기 통상 상태에 있어서, FCE를 CS(0)에서 CS(2)로 절환하면 좋다.
이 실시예에서는 상기와 같이 RP단자를 테스터로 제어하고, MCM전체의 시험을 행할 때에는 FLASH메모리에는 프로그램 등이 격납되어 있지 않으므로, RP단자를 로우레벨로 하고, CPU를 리세트해서 해제하면, CPU에서 테스터측의 메모리에 기동이 걸려 그것에 대응한 동작을 행하게 할 수가 있다. 물론, FLASH메모리에 프로그램을 기입하고, 상기 RP단자를 하이레벨로 하고, CPU를 리세트하여 그것을 해제하면, FLASH메모리에 격납된 프로그램에 대응하여 CPU가 동작하는 것도 확인할 수 있다.
도 5에는 이 발명에 관한 멀티칩모듈의 하나의 실시예의 블록도가 도시되어 있다. 이 실시예는 상기 도 1 내지 도 4의 실시예를 일반적으로 나타낸 것이다. MCM의 형태로서는 MCM내의 칩을 개별로 디스에이블상태로 하는 신호를 각 칩에 독립적으로 갖게 한다. 이것만으로는, 서로 동작이 밀접하게 관계하고, 그 출력신호 가 다른 칩의 동작을 제어하는 것이 있을 때는 단독으로의 시험에 장애가 생긴다. 그래서, 이와 같은 제어신호는 MCM외부에서 접속시키도록 외부단자에 인도하고, 외부단자에서의 선택적인 신호경로의 변경에 의해, 개개의 칩 또는 칩 상호의 동작시험을 가능하게 하는 것이다.
도 6에는 이 발명에 관한 반도체장치와 그 테스트방법의 다른 하나의 실시예를 설명하기 위한 개략블록도가 도시되어 있다. 이 실시예의 멀티칩모듈(MCM)은 도 1의 실시예의 변형예이고, 도 1의 실시예에서 SDRAM의 CKE에 접속되는 MCKE단자를 삭제하고 CPU의 CKE와 SDRAM의 CKE가 내부버스로 직접으로 접속된다.
상기 도 1과 동일한 시험을 행하도록 하기 위해, CPU에는 테스트용의 기능과 단자가 새롭게 설치된다. 즉, CPU는 테스트모드가 되면, CKE를 출력하이임피던스상태로 한다. 이것에 의해 SDRAM는 외부단자에서 공급되는 CKE의 로우레벨에 의해 디스에이블상태로 할 수가 있다. 또, CPU의 단독으로의 시험일 때에는 CPU는 CKE를 출력하이임피던스상태로 하고, 테스트용 단자TCKE에서 CKE를 테스터에 향해 출력하도록 한다.
테스터는 멀티칩모듈(MCM)의 외부에서 CPU에 버스해방를 요구하는 버스리퀘스트신호(BREQ)와, CPU에서 멀티칩모듈(MCM)의 외부에 버스해방접수를 알려주는 버스승인신호(BACK)를 추가한다. 멀티칩모듈(MCM)의 외부에서의 버스리퀘스트신호(BREQ)의 어서트에 의해 CPU가 버스를 해방하고, 버스승인신호(BACK)를 어서트한다. 버스승인신호(BACK)의 어서트를 받고, 멀티칩모듈(MCM)의 외부디바이스인 테스터에서 내부의 메모리에 CPU와 내부메모리의 공통단 자를 통해 억세스 할 수 있다. 이것에 의해, 멀티칩모듈에 탑재된 메모리를 통상패키지와 등가로 하고, 통상패키지와 동일한 시험을 메모리단독으로 실시할 수 있도로 되어 있다. 이 때, CPU의 CKE단자는 상기 테스트용의 기능에 의해 출력하이임피던스상태가 된다.
CPU의 단독으로의 동작시험은 테스터에 의해 SDRAM의 CKE를 로우레벨로 하여 디스에이블상태로 한다. 이 때, CPU가 SDRAM에 향한 메모리 억세스를 행하는 시험은 TCKE에서 테스터에 향해 이네이블신호가 출력되기 때문에, 테스터의 메모리가 상기 동일하게 가상메모리로서 억세스된다. 다른 것은 상기 도 1의 실시예와 동일하다. 이 구성은 실사용시에도 CPU를 통하지 않고 멀티칩모듈내의 메모리에 억세스할 수 있으므로, 외부에 설치된 DMAC 등에 의해 CPU의 데이터전송 실행부하를 경감할 수 있다.
본 발명은 상기 실시예와 같이 기판에 복수의 반도체칩을 탑재하는 멀티칩모듈(MCM)에 있어서, 기판상의 모든 칩에 디스에이블신호를 설치하고, 시험대상칩 이외의 디스에이블신호를 어서트하고, 시험대상칩 이외를 기능정지상태로 함으로써, 멀티칩모듈(MCM)내의 시험대상칩을 통상패키지와 등가인 회로로서 시험할 수 있게 한다. 이 때, 기능정지상태가 되어도 출력상태를 보지하고, 또한, 다른 칩과 접속되어 있는 신호는 멀티칩모듈(MCM)외에 일단 출력하고, 멀티칩모듈 외부에서 접속하도록 한다.
이와 같이, 멀티칩모듈에 소수의 단자를 추가함으로써, 테스트용의 회로를 칩내, 혹은 멀티칩모듈내에 다른 칩으로서 탑재하는 일이 없이, 노이즈특성을 유지 한 채 멀티칩모듈에 탑재된 칩을 개별로 시험할 수 있게 된다. 추가한 테스트용단자는 접속처 단자의 근처에 배치하는 것이 전기적 특성의 면에서 좋다는 것은 말할 것도 없다.
CPU 혹은 ASIC(어플리케이션ㆍ스패시파이드ㆍ인테그레이테드ㆍ서킷) 즉, 특정용도IC와 메모리에서 구성되는 멀티칩모듈에 있어서, CPU 혹은 ASIC에서 메모리를 억세스하기 위해 필요한 제어선과 어드레스선과 데이터선을 공유하고, CPU 혹은 ASIC에 공유한 신호를 해방하는 버스리퀘스트신호를 설치하고, 멀티칩모듈 외부에서 이 버스리퀘스트신호를 어서트함에 따라 멀티칩모듈내의 메모리에 CPU 혹은 ASIC를 통하지 않고 억세스할 수 있게 된다.
또한, ASIC는 일반적으로 특정용도에 향해진 입출력회로와, 논리회로에서 이루어진다고 이해될 것이지만, 최근의 기술진보는 복수개의 중앙처리유니트를 포함하는 프로세서와, 그 주변회로를 포함하는 보다 복잡한 구성으로 하는 것도 가능으로 하고 있다.
이것에 의해, CPU 혹은 ASIC의 통상패키지와 동일한 단자배치를 가진 멀티칩모듈이고, 또한, 내장하는 메모리의 시험을 CPU 혹은 ASIC의 버스해방루틴을 추가하기만해도 메모리의 통상 패키지의 시험패턴을 유용할 수 있게 되어, 시험패턴작성기간을 삭감할 수 있다.
도 7에는 이 발명에 관한 멀티칩모듈의 하나의 실시예의 제조방법을 설명하기 위한 플로차트도가 도시되어 있다. SDRAM와 같은 메모리와 CPU를 조합하여 MCM를 구성할 경우, 개개의 칩SDRAM, CPU는 프로빙검사(P1)(고온선별)에 의해 우량품 칩이 선택된다. 상기 선택된 SDRAM와 CPU는 MCM조립이 실시된다. MCM조립 후는 칩의 초기불량을 제거하기 위한 가속시험으로서 B/I가 실시된다. 그 후, 상기와 같은 시험방법을 이용하여, 접속체크, 전펑크션체크, AC/DC체크를 MCM의 선별로서 실시한다. 이 실시예와 같이 멀티칩모듈에 조립된 상태에서 접속체크, 전펑크션체크, AD/DC체크를 실시되는 구성에서는 동도에 점선에서 도시하듯이 SDRAM에 베어칩상태로 통상패키지와 동등한 시험을 실시하는 KGD(Known Good Die)를 사용하지 않아도 동등, 혹은 그 이상의 고신뢰성에서의 선별이 가능하게 된다.
도 8에는 멀티칩모듈의 조립공정의 설명도가 도시되어 있다. 동도에는 조립공정과, 그것에 대응한 열이력과 개략 세로구조가 도시되어 있다. 베어칩의 패드상에 Au범프를 형성한다. MCM기판전극에 이방도전성필름(AFG)을 가접하고, 상기 패드상에 Au범프가 형성된 베어칩을 MCM기판에 마운트하고, 가열압착이 실시된다. 그리고, C/R(콘덴서/저항)부착리플로가 실시되고, 마지막에 외부단자로서의 볼부착리플로우가 실시되어 MCM가 형성된다.
도 9에는 본 발명의 멀티칩모듈 시험방법의 하나의 실시예의 플로차트도가 도시되어 있다. 이 실시예에서는 최초로 멀티칩모듈(MCM)의 외부단자 접속시험을 실시한다. 즉, 상기 도 8의 조립공정에 있어서, I/O패드와 Au범프의 접속이나 볼부착플로우에서의 전기적인 접속이 올바르게 실시되었는지를 체크한다.
다음으로 각 칩간의 접속시험을 실시한다. 예를 들면, 상기 CPU를 디스에이블상태로 하여 SDRAM만 억세스해서 외부단자와의 접속을 테스트한다. 다음으로 CPU단독으로의 시험을 실시한다. 이 시험에는 CPU에 내장되는 캐쉬메모리 등의 RAM테 스트가 최우선으로 실시된다. 즉, CPU의 동작시험에서는 캐쉬메모리에 프로그램을 받아들여 동작하기 때문에, 그 전제로서 캐쉬메모리(내장RAM)가 올바르게 동작하는 것이 시험된다.
상기와 같이, 외부단자와의 접속이 양호인 것에 대해, CPU 또는 SDRAM 혹은 FLASH메모리 등을 단독으로 펑크션 테스트를 실시한다. 이 때, CPU에서 SDRAM 또는 FLASH메모리에의 리드/라이트를 행하게 하는 것과 같은 멀티칩모듈전체의 시험도 실시한다. 이후에, AC/DC테스트를 실시해서 시험이 종료한다.
멀티칩모듈에 설치되어 있는 데이터버스가 메모리의 데이터버스보다 넓고, 도 1의 실시예와 같이 복수의 메모리의 데이터버스가 평행으로 멀티칩모듈에서 출력되어 있을 경우에는 멀티칩모듈내의 복수의 메모리를 동시에 시험함으로써, 멀티칩모듈로서의 시험시간을 단축할 수가 있다.
멀티칩모듈의 불량원으로서는 실장시의 접속불량 등이 제 1로 생각되고, 그 외에 실장시의 응력에 의한 칩의 기능불량 등이 생각된다. 따라서, 시험을 실시하는 순서로서는 도 9에 도시하듯이, 칩의 접속을 시험하고나서 각 칩의 기능을 개별로 시험하고, 그 후, 멀티칩모듈전체의 시험을 행하는 것이 바람직하다.
도 10에는 이 발명에 관한 멀티칩모듈의 하나의 실시예의 구성도가 도시되어 있다. 도 10(B)과 같이 CPU와 SDRAM에서 이루어지는 멀티칩모듈을 도 10(A)과 같이 CPU만이 탑재되는 통상패키지와 동일한 패키지로 실현한다. 즉, 제 11(A)와 (B)는 외부에서는 동일한 단자배열의 사이즈인 것으로 된다. 다시 말하자면, 기존의 CPU와 동일한 패키지에 CPU와 SDRAM를 탑재해서 멀티칩모듈을 구성한다. 이것에 의해, 통상 패키지의 CPU로 사용하고 있는 치공구 및 시험패턴을 유용할 수 있으므로, 시험시작공수를 감소시킬 수가 있다. 또, 실사용에서도 통상패키지를 탑재하고 있던 반도체회로장치에 본 멀티칩모듈을 탑재하기만 해도, 메모리용량을 추가할 수가 있다.
도 11에는 이 발명에 관한 멀티칩모듈의 다른 하나의 실시예의 구성도가 도시되어 있다. 이 실시예에서는 다른 메모리종류, 용량을 가진 복수의 멀티칩모듈간에서 외형과 단자배치를 동일로 하고, 치공구와 시험패턴을 공용한다. 이것에 의해, 제조나 조립의 효율화를 도모할 수가 있고, 상기와 같이 실사용에서도 멀티칩모듈을 교환하기한 해도, 메모리용량을 추가할 수가 있다.
도 12에는 이 발명에 관한 멀티칩모듈의 다른 하나의 실시예의 구성도가 도시되어 있다. 이 실시예에서도 다른 메모리종류, 용량을 가진 복수의 멀티칩모듈간에서 외형과 단자배치를 동일하게 하고, 치공구와 시험패턴을 공용한다. 이것에 의해, 제조나 조립의 효율화를 도모할 수가 있고, 상기와 같이 실사용에서도 멀티칩모듈을 교환하기만 해도, 메모리용량을 추가할 수가 있다. 상기 도 10이나 도 11의 멀티칩모듈에서는 칩과 실장기판과는 와이어본딩에 의해 접속되지만, 도 12의 실시예에서는 상기 도 8의 실시예와 같이 Au범프에 의해 IC페릿이 빌트 업 기판에 접속된다.
이 실시예와 같이, 이 멀티칩모듈을 사용자가 통상패키지에서 멀티칩모듈에 치환하기만 해도 CPU 혹은 ASIC와 메모리의 기능을 가질 수 있게 된다. 이와 같은, 동일한 단자배치ㆍ패키지에 CPU 혹은 ASIC와 다른 용량의 메모리를 탑재하는 멀티 칩모듈은 기초가 되는 CPU 혹은 ASIC와 동일한 단자배치ㆍ패키지로 할 뿐만 아니라, 멀티칩모듈간에서 동일한 단자배치ㆍ패키지로 해도 동일한 효과를 얻을 수 있다는 것은 말할 것도 없다.
이상 설명한 바와 같이, 본 실시예에 따르면, 이하의 효과를 얻을 수 있다.
(1) 제 1반도체칩에서의 동작의 지시를 받고, 그것에 대응한 신호출력동작을 포함하는 제 2반도체칩을 실장수단에 탑재하고, 이러한 실장수단에 상기 제 1과 제 2반도체칩을 서로 접속시키는 내부배선 및 상기 내부배선에 접속된 외부단자를 설치하고 멀티칩모듈을 구성하고, 또한 모듈내부에 상기 제 1반도체칩에서 제 2반도체칩에 대한 동작의 지시를 선택적으로 무효로 하는 신호경로를 설치함으로써, 멀티칩모듈의 성능을 유지하면서, 반도체칩단체로의 신뢰성이 높은 시험을 가능하게 할 수 있다고 하는 효과를 얻을 수 있다.
(2) 상기에 더하여, 상기 제 1반도체칩에서 제 2반도체칩에 향하여 동작의 지시를 전달하는 상기 내부배선은 제 1의 외부단자에 접속하고, 제 2의 외부단자에서 연장되어 상기 제 2반도체칩에 향한 동작의 지시를 전달하는 내부배선이 상기 제 2반도체칩에 접속함으로써, 상기 제 1과 제 2의 외부단자와의 접속의 유무로 한다는 간단한 구성에 의해, 멀티칩모듈의 성능을 유지하면서, 상기 제 1반도체칩에서 제 2반도체칩에 대한 동작의 지시를 선택적으로 무효로 하는 신호경로를 형성할 수 있다는 효과를 얻을 수 있다.
(3) 상기에 더하여, 상기 제 2반도체칩에 상기 제 1반도체칩에서의 동작의 지시를 무시하는 제어단자를 갖게 하고, 이러한 제어단자가 상기 외부단자에 접속 시킴으로써, 멀티칩모듈의 성능을 유지하면서, 반도체칩단체에서의 신뢰성이 높은 시험을 가능하게 할 수가 있다는 효과를 얻을 수 있다.
(4) 상기에 더하여, 상기 제 1과 제 2반도체칩의 동작을 유효/무효로 하는 제어단자를 갖게 하고, 각각의 제어단자를 상기 외부단자에 접속시킴으로써 반도체칩단체에서의 신뢰성이 높은 시험 및 반도체칩 상호에서의 시험을 가능하게 할 수 있다는 효과를 얻을 수 있다.
(5) 상기에 더하여, 상기 제 1반도체칩을 중앙처리유니트를 포함하는 프로세서로 하고, 상기 제 2반도체칩을 메모리회로로 함에 따라, 마이크로 프로세서를 포함하는 시스템의 고속화 및 소형화를 실현할 수 있다는 효과를 얻을 수 있다.
(6) 상기에 더하여, 상기 제 2반도체칩을 복수개로부터 이루어지고 랜덤ㆍ억세스ㆍ메모리와 불휘발성메모리를 포함하도록 하는 것에 따라, 사용하기 편리한 멀티칩모듈을 얻을 수 있다는 효과를 얻을 수 있다.
(7) 상기에 더하여, 상기 제 1반도체칩으로서, 그 자체로 하나의 반도체장치를 구성하는 제품에 향한 것으로 하는 것에 따라, 기존의 테스트장치 및 테스트 프로그램을 그대로 이용할 수가 있다는 효과를 얻을 수 있다.
(8) 상기에 더하여, 상기 제 1반도체칩을 특정한 동작모드에 설정됨에 따라 상기 제 2반도체칩에 대한 동작의 지시에 대신하여 외부단자에 그것과 동등한 신호를 출력시키는 신호경로를 포함시킴으로써, 적은 외부단자수에 의해 멀티칩모듈의 성능을 유지하면서, 반도체칩단체에서의 신뢰성이 높은 시험을 가능하게 할 수 있다는 효과를 얻을 수 있다.
(9) 상기에 더하여, 상기 제 1반도체칩은 중앙처리유니트를 포함하는 프로세서로 하고, 버스개방기능을 갖게 함으로써, 외부의 테스트장치에 의해 중앙처리유니트를 대신하여 버스권을 확득하여 주변회로의 시험을 행하도록 할 수 있다는 효과를 얻을 수 있다.
(10) 제 1반도체칩에서의 동작의 지시를 받고, 그것에 대응한 신호출력동작을 포함하는 제 2반도체칩을 실장수단에 탑재하고, 이러한 실장수단에 상기 제 1과 제 2반도체칩을 상호로 접속시키는 내부배선 및 상기 내부배선에 접속된 외부단자를 설치하여 멀티칩모듈을 구성하고, 또한 모듈내부에 상기 제 1반도체칩에서 제 2의 반도체칩에 대한 동작의 지시를 선택적으로 무효로 하는 신호경로를 가진 반도체장치의 테스트방법으로서, 상기 제 1반도체칩에서 제 2반도체칩에 대한 동작의 지시를 무효하게 하고, 제 1반도체칩에서 상기 제 2반도체칩에 향한 동작시험을 상기 외부단자에 접속된 테스트장치와의 사이에서 행하도록 함으로써, 멀티칩모듈의 성능을 유지하면서, 반도체칩단체에서의 신뢰성이 높은 시험을 가능하게 할 수 있다는 효과를 얻을 수 있다.
(11) 상기에 더하여, 제 1반도체칩 또는 제 2반도체칩과 상기 외부단자와의 사이의 접속시험을 행하고, 접속불량이 없는 것을 조건에 제 1반도체칩 또는 제 2반도체칩의 동작타이밍시험을 포함하는 다른 동작시험을 행하도록 함으로써, 효율적인 양/불량의 판정을 행할 수 있다는 효과를 얻을 수 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에 있어서 각가지 변경이 가능하다. 예를 들면, 멀티칩모듈에는 CPU와 공동하여 동작하는 디지털ㆍ시그널ㆍ프로세서(DSP) 등의 코프로세서도 탑재되는 것이라도 좋다.
이 경우에는 양자를 밀접하게 관련해서 동작시키기 위한 제어신호를 가짐으로, 이러한 신호선은 상기와 같이 외부단자를 상호로 접속함으로써 신호전달경로를 형성하도록 하면 좋다. 이와 같이 함에 따라, CPU와 DPS와의 사이에 관련하는 동작을 CPU와 테스트장치와의 사이나, DSP와 테스트장치와의 사이에 대신하여 행하도록 할 수 있다.
멀티칩모듈을 위한 면부착가능한 전극을 가진 반도체칩으로서는 이른바 베어칩과 함께, CSP구성의 반도체칩, 혹은 WPP(Wafer Process Package)라고 칭되는 것과 같은 반도체웨이퍼상태로 필요한 단자, 배선, 단자의 형성 및 실질적인 봉지를 행하고, 그 후 칩분할을 행함으로써 환성되는 반도체칩과 같은, 광의의 베어칩과도 볼 수 있는 것이라도 좋다. 반도체칩으로서는 탑재기판과의 전기접속영역을 실질적으로 반도체칩의 범위내에 설정할 수가 없고, 멀티칩모듈의 충분한 소형화가 가능하게 되는 점에서, 내면부착구성의 칩이 바람직하다. 본 발명은 면부착반도체칩과 같이, 그 전극이 반도체칩 그 자체에 의해 숨어버리고, 또 탑재기판에서의 내부배선도 그 다층배선에 숨어버릴 경우에 때로는 적합하게 된다.
반도체칩은 설계에서 제조까지의 턴 어라운드 타임의 단축의 점에서 기존의 반도체칩의 사용도 고려된다고 하는 멀티칩모듈의 하나의 특징에 응할 수 있도록, 면부착반도체칩만 아니라, 그 일부 혹은 전부가 와이어본딩기술대응의 반도체칩에 서 선택되도 좋다. 면부착반도체칩과 와이어본딩대응의 반도체칩을 혼재할 경우, 탑재기판은 예를 들면, 그 한쪽의 주면에 면부착반도체칩을 위한 랜드와, 와이어본딩대응의 반도체칩을 접착하는 영역과 와이어본딩용 전극이 설정된다. 상기 탭재기판의 다른쪽 주면에는 상기 실시예와 동일한 외부단자로서의 비교적 큰 사이즈의 복수의 범프전극이 설정된다. 와이어본딩대응의 반도체칩은 탑재기판의 상기 영역에 접착제에 의해 접착고정되어, 반도체칩의 본딩패드전극과 탑재기판의 전극이 와이어본딩기술에 의한 커넥터와이어에 의해 전기적으로 결합하게 된다.
멀티칩모듈은 CPU를 구성하는 반도체칩상에 메모리칩을 적층하는 것과 같은 적층구성의 반도체칩을 사용하는 것이라도 좋다. 혹은 실장기판의 양면에 반도체칩을 탑재시키는 것이라도 좋다.
이 발명은 멀티칩모듈을 구성하는 반도체장치 및 그 테스트방법으로서 넓게 이용할 수 있다.

Claims (18)

  1. 제1 반도체 칩과,
    상기 제 1 반도체 칩으로부터의 동작 지시 신호를 받고, 상기 동작 지시 신호에 대응해 형성된 신호를 상기 제 1 반도체 칩에게 전하는 동작을 가지는 제2 반도체 칩과,
    복수의 내부 배선과,
    복수의 외부 단자와,
    실장 기판을 갖고,
    상기 복수의 내부 배선은, 상기 실장기판상에 탑재된 상기 제 1 반도체 칩과 제 2 반도체 칩을 서로 접속시키는 배선을 포함하고,
    상기 복수의 외부 단자는, 상기 제 1 반도체 칩과 제2 반도체 칩을 서로 접속시키는 배선에 접속된 외부 단자와 상기 동작 지시 신호에 대응해 형성된 신호를 전하는 내부배선에 접속된 외부 단자를 포함한 멀티 칩 모듈로 이루어지고,
    상기 제 1 반도체 칩의 동작 지시 신호의 신호 출력 단자는 상기 복수의 외부 단자에 포함되는 제 1 단자에 접속되고,
    상기 동작 지시 신호를 받는 상기 제 2 반도체 칩의 신호 입력 단자는 상기 복수의 외부단자에 포함되는 제2 단자에 접속되고,
    상기 제 1 반도체 칩은 상기 복수의 외부 단자에 포함되는 제3 단자로부터 입력되는 디스에이불 신호에 대응해 기능 정지상태로 되고, 그 기능 정지상태에 있어서 상기 동작 지시 신호의 출력 상태를 보지하는 것이고,
    통상 동작 상태일 때 상기 제 1 단자와 제2 단자는 외부 배선으로 접속되고,
    제1 테스트 동작 상태일 때 상기 제 1 단자와 제2 단자는 접속되지 않고, 상기 제 2 단자로부터의 신호에 의해 제2 반도체 칩을 동작 정지상태로 하고, 상기 제 1 반도체 칩을 그것에 대응한 단체(單體)의 반도체 칩을 가지는 반도체 장치와 등가가 되도록 해, 상기 단체의 반도체 칩의 시험 패턴을 그대로 적용하고,
    제2 테스트 동작 상태일 때, 상기 제 1 단자와 제2 단자는 접속되지 않고, 상기 제 3 단자로부터의 디스에이블 신호에 의해 상기 제 1 반도체 칩을 상기 기능 정지상태로 하고, 상기 제 2 반도체 칩을 그것에 대응한 단체의 반도체 칩을 가지는 반도체 장치와 등가가 되도록 하여 단체의 반도체 칩의 시험 패턴을 그대로 적용하는 것이 가능하게 된 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제 1반도체칩은 중앙처리유니트를 포함하는 프로세서이고,
    상기 제 2반도체칩은 메모리회로인 것을 특징으로 하는 반도체장치.
  3. 청구항 2에 있어서,
    상기 제 2 반도체칩은 복수개로 이루어지고 랜덤ㆍ억세스ㆍ메모리와 불휘발성메모리를 포함하는 것을 특징으로 하는 반도체장치.
  4. 청구항 1에 있어서,
    상기 제 1반도체칩은 복수개로 이루어지는 중앙처리유니트를 포함하는 프로세서 및 프로세서 주변회로이고,
    상기 제 2반도체칩은 복수개로 이루어지는 랜덤ㆍ억세스ㆍ메모리와 불휘발성메모리를 포함하는 것을 특징으로 하는 반도체장치.
  5. 청구항 2에 있어서,
    상기 제 1 반도체칩 혹은 상기 제 2 반도체칩은 그 자체로 하나의 반도체장치를 구성하는 제품으로 향해진 것을 특징으로 하는 반도체장치.
  6. 청구항 5에 있어서,
    상기 제 1 반도체칩은 중앙처리유니트를 포함하는 프로세서이고, 버스개방기능을 가진 것을 특징으로 하는 반도체장치.
  7. 중앙 처리 유니트를 포함해 버스 개방 기능을 갖는 프로세서를 구성하는 제1 반도체 칩과,
    상기 제 1 반도체 칩으로부터의 동작 지시 신호를 받아 해당 동작의 동작 지시 신호에 대응해 형성된 신호를 상기 제 1 반도체 칩에 전하는 동작을 가지는 제2 반도체 칩과,
    복수의 내부 배선과,
    복수의 외부 단자와,
    실장 기판을 갖고,
    상기 복수의 내부 배선은, 상기 제 1 반도체 칩으로부터 상기 제 2 반도체 칩을 향한 동작지시신호를 전하는 배선과 상기 제 1 반도체 칩과 제2 반도체 칩을 서로 접속시키는 배선을 포함하고,
    상기 복수의 외부 단자는 상기 제 1 반도체 칩과 제2 반도체 칩을 서로 접속시키는 내부 배선에 접속된 외부 단자와 상기 동작 지시 신호를 전하는 내부 배선에 접속된 제1단자를 포함해 멀티 칩 모듈을 이루는 반도체 장치의 테스트 방법으로서,
    상기 제 1 반도체 칩은 상기 복수의 외부 단자에 포함되는 제3 단자로부터 입력되는 테스트 신호에 대응해 상기 동작 지시 신호를 출력하는 출력 회로가 출력 하이 임피던스 상태로 되고, 상기 복수의 외부 단자에 포함되는 제4 단자로부터 입력되는 제어 신호에 대응해 버스개방상태로 되고,
    상기 외부 단자에 접속되는 테스트 장치에 의해, 상기 제 1 반도체 칩에 대해서 상기 제 4단자로부터의 제어 신호에 의해 버스 개방 상태로 하고, 상기 제 3 단자로부터의 테스트 신호에 의해 상기 제1 반도체 칩의 동작 지시 신호를 출력하는 출력 회로를 출력 하이 임피던스로 해 상기 제 1 단자로부터의 상기 테스트 장치에 의한 동작 지시 신호의 입력을 가능하게 하여, 제2 반도체 칩으로 향한 동작 시험을 상기 테스트 장치에 의해 실시하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10338030B3 (de) * 2003-08-19 2005-04-28 Infineon Technologies Ag Integrierte Schaltung zum Testen von Schaltungskomponenten eines Halbleiterchips
KR100934911B1 (ko) * 2005-04-21 2010-01-06 후지쯔 마이크로일렉트로닉스 가부시키가이샤 반도체 메모리, 반도체 칩 패키지 및 반도체 칩 패키지 테스트 실시 방법
JP2006322786A (ja) * 2005-05-18 2006-11-30 Denso Corp ベアチップ実装回路装置及びその高電源電圧印加試験方法
KR100909474B1 (ko) 2005-08-10 2009-07-28 삼성전자주식회사 웨이퍼 결함지수를 사용하여 국부성 불량 모드를 갖는결함성 반도체 웨이퍼의 검출 방법들 및 이에 사용되는장비들
KR100630761B1 (ko) * 2005-08-23 2006-10-02 삼성전자주식회사 메모리 집적도가 다른 2개의 반도체 메모리 칩들을내장하는 반도체 멀티칩 패키지
KR100954913B1 (ko) * 2007-11-29 2010-04-27 주식회사 동부하이텍 플래시 메모리 소자의 제조 방법
KR100913971B1 (ko) * 2007-11-30 2009-08-26 주식회사 하이닉스반도체 안티퓨즈 리페어 제어 회로 및 그를 갖는 디램을 포함하는반도체 장치
JP2012156327A (ja) * 2011-01-26 2012-08-16 Elpida Memory Inc 半導体装置、及び積層型半導体装置
US10101381B2 (en) * 2012-08-31 2018-10-16 Intel Corporation Space transformation methods
KR20150027894A (ko) * 2013-08-30 2015-03-13 에스케이하이닉스 주식회사 반도체 장치
JP6310110B2 (ja) * 2017-04-03 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置
JPWO2020149104A1 (ja) * 2019-01-15 2021-11-25 株式会社村田製作所 電子回路モジュール、検査方法、及び通信装置
WO2021023372A1 (en) * 2019-08-06 2021-02-11 Advantest Corporation An automated test equipment for testing a device under test which comprises a processing unit and a program and/or data memory, an automated test equipment which comprises a test controller, one or more interfaces to the device under test, a shared memory and a method for testing a device under test
CN110892483B (zh) 2019-10-17 2021-01-29 长江存储科技有限责任公司 采用有限数量的测试引脚测试存储器件的方法以及利用该方法的存储器件
US11293979B2 (en) * 2019-10-22 2022-04-05 Peter Shun Shen Wang Method of and an arrangement for analyzing manufacturing defects of multi-chip modules made without known good die
KR20210119678A (ko) * 2020-03-25 2021-10-06 에스케이하이닉스 주식회사 멀티 칩 패키지 및 그것의 테스트 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6419599A (en) * 1987-07-15 1989-01-23 Hitachi Ltd Semiconductor integrated circuit
JPH1038977A (ja) * 1996-07-22 1998-02-13 Fujitsu Ten Ltd 統合化集積回路
JPH11344537A (ja) 1998-06-03 1999-12-14 Matsushita Electric Ind Co Ltd 半導体デバイス

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189641A (en) * 1987-06-08 1993-02-23 Fujitsu Limited Non-volatile random access memory device
FR2642246B1 (fr) * 1988-12-30 1991-04-05 Cit Alcatel Procede de deblocage d'un systeme multiprocesseurs multibus
JP2903637B2 (ja) * 1990-05-25 1999-06-07 ソニー株式会社 デジタルビデオ信号発生器
JPH0513662A (ja) 1991-07-03 1993-01-22 Nippondenso Co Ltd マルチチツプモジユール
JPH0561817A (ja) 1991-09-04 1993-03-12 Seiko Epson Corp 半導体装置および電子機器
US5148391A (en) * 1992-02-14 1992-09-15 Micron Technology, Inc. Nonvolatile, zero-power memory cell constructed with capacitor-like antifuses operable at less than power supply voltage
JPH0669308A (ja) * 1992-04-27 1994-03-11 Nec Corp 半導体装置
JPH0714392A (ja) 1993-06-14 1995-01-17 Toshiba Corp 不揮発性半導体メモリおよびそれを使用した半導体ディスク装置
JPH0714392U (ja) * 1993-08-17 1995-03-10 沖電気工業株式会社 集積回路
JPH08316407A (ja) * 1995-05-15 1996-11-29 Nec Corp 複合形半導体パッケージの製造方法
JPH08334544A (ja) 1995-06-09 1996-12-17 Fujitsu Ltd マルチチップモジュールのベアチップ不良検出装置
JP3063687B2 (ja) * 1997-06-30 2000-07-12 日本電気株式会社 マルチチップモジュール
JP3724944B2 (ja) 1998-03-06 2005-12-07 株式会社ルネサステクノロジ 評価用モジュール、評価用マイクロコンピュータチップ、及びデバッグシステム
US6079015A (en) * 1998-04-20 2000-06-20 Motorola, Inc. Data processing system having selectable exception table relocation and method therefor
JP2000022072A (ja) 1998-07-07 2000-01-21 Matsushita Electric Ind Co Ltd マルチチップモジュール
JP3624717B2 (ja) 1998-10-01 2005-03-02 富士ゼロックス株式会社 マルチチップモジュール及びその試験方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6419599A (en) * 1987-07-15 1989-01-23 Hitachi Ltd Semiconductor integrated circuit
JPH1038977A (ja) * 1996-07-22 1998-02-13 Fujitsu Ten Ltd 統合化集積回路
JPH11344537A (ja) 1998-06-03 1999-12-14 Matsushita Electric Ind Co Ltd 半導体デバイス

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