JP6310110B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、例えば、複数の半導体チップを含む半導体装置に好適に利用できるものである。

ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：システムオンチップ）のように、同一の基板に複数の半導体チップを実装した半導体装置を実現するためには、それぞれの半導体チップを単独に実装する場合と比較して面積のより広い基板が必要となる。ただし、面積に合わせて基板の厚さまで増大させることは、スルーホールを生成する工程などにおいて不利となる。

しかし、基板の厚さの増大を抑えつつ面積を増大させると、半導体装置としての反りや歪みが発生しやすくなる。この反りや歪みの原因の一つとして、半導体装置を製造する過程で行われる、その全体を加熱したり冷却したりする工程がある。すなわち、半導体装置に含まれる基板や、半導体チップや、半導体チップを基板上に封止する樹脂や、半導体チップを覆い隠すリッドなどにおいて、それぞれの熱膨張係数が異なるために、過熱や冷却に伴って変形が発生してしまう。

半導体装置に反りや歪みが発生すると、配線基板上への実装が困難になったり、不可能になったりする。特に、半導体装置の裏面に設けられたＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ：ボールグリッドアレイ）を介して実装する場合は、反りや歪みが原因で、ＢＧＡの半田ボールの一部が配線基板に届かない不良が発生する場合がある。

特許文献１（特開２０００−１９６００８号公報）には、マルチチップ型半導体装置に係る記載が開示されている。このマルチチップ型半導体装置では、導体層を備える四辺形の基板に対し、３個以上の半導体チップが基板の一方の面上に平面的に並べて配置されるとともに導体層と電気的に接続されている。このマルチチップ型半導体装置では、導体層を外部と電気的に接続するための複数の電極からなるボールグリッドアレイが基板の他の面上に形成されている。このマルチチップ型半導体装置では、基板の対辺の中点を結ぶ２つの中心点のそれぞれに少なくとも１つの半導体チップが跨るようにして配置されている。

特許文献２（特開２００８−２５１７３１号公報）には、半導体装置に係る記載が開示されている。この半導体装置は、複数の半導体チップと、外形が略長方形の回路基板とを備え、ＭＣＭ型のパッケージ構造を有している。このＭＣＭ型のパッケージ構造では、複数の半導体チップが、回路基板の複数の半導体チップを実装する半導体チップ実装面に並列に配置され、複数の半導体チップを封止するために、封止樹脂により回路基板の外縁に沿って半導体チップ実装面が覆われている。この半導体装置は、半導体チップ実装面を長手方向に対して２等分する長手方向分断面と、半導体チップ実装面を短手方向に対して２等分する短手方向分断面とが交差する中心線を横切って搭載される半導体チップを含む。この半導体装置は、この半導体チップの実装面に垂直な方向の厚みが、半導体チップ実装面に搭載されている他の半導体チップの厚みよりも大きいことを特徴としている。

特開２０００−１９６００８号公報 特開２００８−２５１７３１号公報

半導体装置の反りを抑制する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

一実施の形態によれば、２つの半導体チップ（ＣＨ１、ＣＨ２）を基板（ＳＵＢ）の同一対角線上に実装し、そのうち一方の半導体チップ（ＣＨ１）を基板の２本の対角線の交点上に実装する。

前記一実施の形態によれば、半導体装置の反りを抑制することが出来る。

図１Ａは、実施形態による半導体装置の構成を示す平面図である。 図１Ｂは、実施形態による半導体装置のうち、リッド以外の構成を示す平面図である。 図２は、実施形態による半導体装置の構成を示す、図１Ａおよび図１Ｂに示した断面線Ａ−Ａによる断面図である。 図３は、実施形態による半導体装置の構成を示す、図１Ａおよび図１Ｂに示した範囲Ｂを拡大した断面図である。 図４は、実施形態による半導体装置の反りを測定した結果の一例を示すグラフである。 図５は、従来技術による半導体装置の構成例を示す平面図である。 図６Ａは、図５に示した従来技術による半導体装置の、断面線Ｃ−Ｃによる断面図である。 図６Ｂは、図５に示した従来技術による基板を、図１Ｂなどに示した実施形態の場合と同じ面積に拡張した場合の、断面線Ｄ−Ｄによる断面図である。 図７は、実施形態および従来技術による半導体装置の反りを比較するグラフである。

添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。

（実施形態）
図１Ａは、実施形態による半導体装置ＳＤの構成を示す平面図である。図１Ｂは、実施形態による半導体装置のうち、リッド以外の構成を示す平面図である。図１Ａおよび図１Ｂに示した実施形態による半導体装置ＳＤの構成要素について説明する。

図１Ａおよび図１Ｂに示した実施形態による半導体装置ＳＤは、基板ＳＵＢと、第１の半導体チップＣＨ１と、第２の半導体チップＣＨ２と、放熱樹脂ＨＤと、アンダーフィルＵＦと、リッドＬＩＤとを含んでいる。

ここで、第１および第２の半導体チップＣＨ１およびＣＨ２のうち、第１の半導体チップＣＨ１が平面視による面積比でより大きく、第２の半導体チップＣＨ２がより小さい。さらに、本実施形態では第１の半導体チップＣＨ１が第２の半導体チップＣＨ２よりも断面視で厚いものとするが、第１の半導体チップＣＨ１の厚みが第２の半導体チップＣＨ２の厚み以下となる場合を必ずしも除外するものではない。リッドＬＩＤは、フラット型の場合よりも反りや歪みに強いハット型である。また、リッドＬＩＤは、変形への耐性を高めるために金属で形成することが好ましい。

図２は、実施形態による半導体装置ＳＤの構成を示す、図１Ａおよび図１Ｂに示した断面線Ａ−Ａによる断面図である。ここで断面線Ａ−Ａは、半導体装置ＳＤの第１の対角線ＤＧＮ１に重なっている。図３は、実施形態による半導体装置の構成を示す、図２に示した範囲Ｂを拡大した断面図である。図２および図３に示した実施形態による半導体装置ＳＤの構成要素について説明する。

図２および図３に示した実施形態による半導体装置ＳＤは、リッドＬＩＤと、放熱樹脂ＨＤと、第１の半導体チップＣＨ１と、第２の半導体チップＣＨ２と、アンダーフィルＵＦと、基板ＳＵＢとを含んでいる。基板ＳＵＢは、複数のスルーホールＴＨと、半田ボールＳＢＬと、図示しない複数の導体層、絶縁層などとを含んでいる。第２の半導体チップＣＨ２は、半田バンプＳＢを含んでいる。なお、図３では図示されていない第１の半導体チップＣＨ１の構成も、第２の半導体チップＣＨ２の場合と同様である。放熱樹脂ＨＤのうち、第１の半導体チップＣＨ１の直上領域からはみ出た部分をフィレットＦ１Ａと呼び、第２の半導体チップＣＨ２の直上領域からはみ出た部分を、フィレットＦ２Ａと呼ぶ。同様に、アンダーフィルＵＦのうち、第１の半導体チップＣＨ１の直下領域からはみ出た部分をフィレットＦ１Ｂと呼び、第２の半導体チップＣＨ２の直下領域からはみ出た部分を、フィレットＦ２Ｂと呼ぶ。

図１群〜図３に示した実施形態による半導体装置ＳＤの構成要素の接続関係について説明する。基板ＳＵＢの表面には、第１および第２の半導体チップＣＨ１およびＣＨ２のそれぞれが、半田バンプＳＢを介して実装されている。言い換えれば、第１および第２の半導体チップＣＨ１およびＣＨ２のそれぞれは、基板ＳＵＢ上にフリップチップ実装されている。すなわち、第１および第２の半導体チップＣＨ１およびＣＨ２のそれぞれは、第１面または第１主面としての表面に、複数の第１電極が、半田バンプなどとして形成されている。また、基板ＳＵＢの主面としての表面には、複数の第１電極に対応して配置された図示しない複数の第２電極が形成されている。第１および第２の半導体チップＣＨ１およびＣＨ２を基板ＳＵＢの表面上にフリップチップ実装する際には、第１および第２の半導体チップＣＨ１およびＣＨ２を裏返して、すなわち第１および第２の半導体チップＣＨ１およびＣＨ２の表面と、基板ＳＵＢの表面とを向かい合わせにした状態で、複数の第１電極と、複数の第２電極とをそれぞれ対応させて接続する。したがって、図１Ｂなどに示した第１および第２の半導体チップＣＨ１およびＣＨ２は、その表面の反対側の、第２面または第２主面としての裏面が示されている。基板ＳＵＢと、第１および第２の半導体チップＣＨ１およびＣＨ２のそれぞれとは、半田バンプＳＢの隙間に配置されたアンダーフィルＵＦと呼ばれる樹脂などを介して固着されている。ここで、第１および第２の半導体チップＣＨ１およびＣＨ２は、基板ＳＵＢの表面上に、かつ、互いに重なることなく、実装されている。言い換えれば、第１および第２の半導体チップＣＨ１およびＣＨ２は、同一平面状に、平面視で重ならないように配置されている。

なお、基板ＳＵＢの表面または裏面には、図示を省略したコンデンサや抵抗など各種の受動素子を適宜に設けても構わない。

第１および第２の半導体チップＣＨ１およびＣＨ２は、リッドＬＩＤによって覆われている。本実施形態では、第１の半導体チップＣＨ１はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央演算装置）であり、第２の半導体チップＣＨ２はメモリであり、特に前者は動作時の発熱量が比較的高い。したがって、リッドＬＩＤと、第１の半導体チップＣＨ１および第２の半導体チップＣＨ２のそれぞれとの間には、放熱樹脂ＨＤが配置されている。リッドＬＩＤは、接着剤ＡＤＨを介して基板ＳＵＢに接着されている。ただし、基板ＳＵＢおよびリッドＬＩＤの間の空間と、外部の空間とが完全には断絶されないように、接着剤ＡＤＨの配置には隙間が残されていることが好ましい。接着剤ＡＤＨとしては、例えば、樹脂を用いても良い。

本実施形態では、半導体装置ＳＤの全体的な反りを抑制する目的により、リッドＬＩＤを通常よりも厚く形成している。本実施形態においては、リッドＬＩＤと、基板ＳＵＢとは、ほぼ同等の厚さを有している。あくまでも一例に過ぎないが、より具体的には、本実施形態による基板ＳＵＢの厚さは１．１ｍｍであり、リッドＬＩＤの厚さは１．０ｍｍである。すなわち、リッドＬＩＤの厚さと、基板ＳＵＢの厚さとの差は、比率で１０％以内である。

基板ＳＵＢは、図示しない複数の導体層と、これら複数の導体層を互いに絶縁する図示しない絶縁層と、これらの導体層を基板ＳＵＢの厚さ方向に接続する複数のスルーホールＴＨとを含んでいる。これら複数の導体層は、半田ボールＳＢＬと第１および第２の半導体チップＣＨ１およびＣＨ２を電気的に接続する、図示しない配線を含んでいる。基板ＳＵＢの裏面において、複数の半田ボールＳＢＬはこれら複数のスルーホールＴＨにそれぞれ接続されている。

第１および第２の半導体チップＣＨ１およびＣＨ２の、基板ＳＵＢ上の配置について説明する。第１の半導体チップＣＨ１と、第２の半導体チップＣＨ２とは、基板ＳＵＢの第１の対角線ＤＧＮ１の上に配置されている。第１の半導体チップＣＨ１は、さらに、基板ＳＵＢの第２対角線ＤＧＮ２の上にも乗っている。言い換えれば、第１の半導体チップＣＨ１は、基板ＳＵＢの２本の対角線ＤＧＮ１およびＤＧＮ２の交点、すなわち基板ＳＵＢの中心点ＣＰの上に配置されている。より詳細には、基板ＳＵＢの第１および第２の対角線ＤＧＮ１およびＤＧＮ２は、基板ＳＵＢの形状を矩形と見なした場合の、この矩形において幾何学的に定義される２本の対角線として定義出来る。なお、この定義に基づく第１および第２の対角線ＤＧＮ１およびＤＧＮ２は、実際の基板ＳＵＢの表面上に物理的に形成される必要は無く、仮想的な存在であっても構わない。例えば、基板ＳＵＢの角部が丸まっていた場合には、基板ＳＵＢの四辺を延長して得られる矩形に基づいて第１および第２の対角線ＤＧＮ１およびＤＧＮ２を決定すれば良い。また、基板ＳＵＢの四辺が部分的に窪んでいたり歪んでいたりしている場合には、これらの窪みや歪みなどを無視して得られる矩形に基づいて第１および第２の対角線ＤＧＮ１およびＤＧＮ２を決定すれば良い。

また、基板ＳＵＢと、第１および第２の半導体チップＣＨ１およびＣＨ２とは、いずれも四本の辺および四つの角部を有する矩形であって、互いに対応する辺が平行になるように配置されている。一例として、図１Ｂに示す基板ＳＵＢ、第１の半導体チップＣＨ１および第２の半導体チップＣＨ２のそれぞれにおいて、上方向に位置する辺を第１辺、下方向に位置する辺を第２辺、右方向に位置する辺を第３辺、左方向に位置する辺を第４辺とそれぞれ呼ぶことにする。これら第１辺〜第４辺を必要に応じて延長するとき、第１辺および第２辺は、第３辺および第４辺と交差している。第１辺および第３辺の交差部分を第１角部、第２辺および第４辺の交差部分を第２角部、第１辺および第４辺の交差部分を第３角部、第２辺および第３辺の交差部分を第４角部とそれぞれ呼ぶことにする。このとき、基板ＳＵＢにおいて、第１の対角線ＤＧＮ１は第１角部および第２角部を結んでおり、第２の対角線ＤＧＮ２は第３角部および第４角部を結んでいる。本実施形態では、一番広い実装面積を必要とする第１の半導体チップＣＨ１と、次に広い第２の半導体チップＣＨ２とが、互い違いに配置されている。すなわち、第１の半導体チップＣＨ１の中で第２の半導体チップＣＨ２に最も近い部分は第１角部であり、同様に、第２の半導体チップＣＨ２の中で第１の半導体チップＣＨ１に最も近い部分は第２角部である。本明細書および特許請求の範囲において、「矩形」という単語は以上のように定義した意味で用いる。

言い換えれば、第１の半導体チップＣＨ１のいずれの辺も、第２の半導体チップＣＨ２のいずれの辺とも、向かい合う位置関係に無い。辺同士が向かい合うように基板上に実装された２つの半導体チップの間に基板の反りが集中して発生しやすいことは、引用文献２（特開２００８−２５１７３１号公報）にも記載のとおりである。本実施形態では、このような配置を避けることで、反りの集中的な発生を抑制している。

第１および第２の半導体チップＣＨ１およびＣＨ２の、基板ＳＵＢ上の配置について、アンダーフィルＵＦや接着剤ＡＤＨなどの観点から説明する。

一般的に、それぞれがアンダーフィルで固着された２つの半導体チップの間には、所定の距離を設ける必要がある。これは、凝固する前の流動状態にあるアンダーフィル同士が接触してしまうと、一方の半導体チップ側から他方の半導体チップ側へアンダーフィルが移動してしまう現象が知られているからである。ここで、２つの半導体チップの間で設けるべき必要最小限の距離は、基板表面から向かい合う半導体チップの表面までの距離や、半田バンプの間隔や、流動状態にあるアンダーフィルの粘度など、多くのパラメータに左右される。

また、半導体チップを基板に固着するアンダーフィルと、リッドを基板に接着する接着剤ＡＤＨの間にも、設けるべき必要最小限の距離がある。この距離は、半導体チップ同士の間に設けるべき距離を左右するパラメータに加えて、接着剤の粘度や、半導体チップおよびリッドの形状に伴う物理的な干渉条件などにも左右される。

第２の半導体チップＣＨ２は、上記に説明した条件を満たした上で、基板ＳＵＢの四つの角部の一つに最大限まで寄せて配置されている。その上で、第１の半導体チップＣＨ１は、基板ＳＵＢの同じ一つの角部の方向に、第２の半導体チップＣＨ２に最大限まで寄せて配置されている。こうすることで、基板ＳＵＢ上に第２の半導体チップＣＨ２の実装面積を確保した上で、第１の半導体チップＣＨ１の実装位置を基板ＳＵＢの中心点に最大限まで近づけることが出来る。

第１および第２の半導体チップＣＨ１およびＣＨ２の実装位置について、別の観点から説明する。基板ＳＵＢの表面に、図１Ｂなどに示したＸ軸と、Ｙ軸と、これら両軸の交点である中心点ＣＰである原点とを有する直交座標を定める。ここで、Ｘ軸は第１辺および第２辺と平行であり、Ｙ軸は第３辺および第４辺と平行である。この座標において、第２の半導体チップＣＨ２はその面積の全体が第１象限に配置されており、第１の半導体チップＣＨ１の中心点は第３象限に位置しており、第１の半導体チップＣＨ１は座標の原点である中心点ＣＰを覆っている。

第１の半導体チップＣＨ１および第２の半導体チップＣＨ２の基板ＳＵＢ上における実装位置を上記のように決定することで、半導体装置ＳＤ全体としての反りが抑制されることについて説明する。

図４は、実施形態による半導体装置ＳＤの反りを測定した結果の一例を示すグラフである。図４に示したグラフは、３次元の等高線グラフであり、Ｘ軸およびＹ軸は半導体装置ＳＤの平面方向を表し、Ｚ軸は半導体装置ＳＤの厚さ方向を表している。なお、図４に示したＸ軸、Ｙ軸およびＺ軸は、図１に示したＸ軸、Ｙ軸およびＺ軸にそれぞれ対応している。

図４に示した等高線グラフは、半導体装置ＳＤの裏面にレーザ光を照射してＸＹ方向にスキャンし、Ｚ軸上の座標を測定することで定量化した反りや歪みの分布を示している。

図４のグラフから読み取れるように、基板ＳＵＢの反りは、頂点部分Ｔを中心とした同心円状に発生している。すなわち、この頂点部分Ｔは基板ＳＵＢに実装された半導体チップの中でも最大の面積を有する第１の半導体チップＣＨ１の中心部に位置しており、この頂点部分Ｔから離れれば離れるほど基板ＳＵＢの反りが大きいことが、図４のグラフから読み取れる。

このことから、理想的には第１の半導体チップＣＨ１を基板ＳＵＢの中央に配置したいところであるが、その場合は第２の半導体チップＣＨ２を実装する面積の確保が保証されない可能性がある。そこで、本実施形態では、第２の半導体チップＣＨ２を実装する面積を基板ＳＵＢ上に確保した上で、第１の半導体チップＣＨ１を、その中心を基板ＳＵＢの中心に最大限近付けて配置した。

あくまでも一例ではあるが、より具体的なＸ軸方向およびＹ軸方向の寸法は、基板ＳＵＢでは約４０ｍｍであり、第１の半導体チップＣＨ１では約１２ｍｍであり、第２の半導体チップＣＨ２では約６ｍｍである。この条件下で、本実施形態では、基板ＳＵＢの中心点から第１の半導体チップＣＨ１の中心点までのオフセット値は、ＸＹ方向で各約３ｍｍに抑えることが出来ている。言い換えれば、本実施形態では、第１の半導体チップＣＨ１は、基板ＳＵＢの中心点の上に乗っており、かつ、第１の半導体チップＣＨ１および第２の半導体チップＣＨ２の中心点は、基板ＳＵＢの第１の対角線ＤＧＮ１のほぼ直上にそれぞれ乗っている。また、第１の半導体チップＣＨ１と、第２の半導体チップＣＨ２のそれぞれにおいて、４つの角部のうち２つが第１の対角線ＤＧＮ１に乗っている。

さらに言い換えれば、基板ＳＵＢの中心点ＣＰから、第１の半導体チップＣＨ１の中心点までのオフセット値は、Ｘ軸およびＹ軸のいずれについても、第１の半導体チップＣＨ１の寸法に対する比率では２５％以内であり、基板ＳＵＢの寸法に対する比率では７．５％以内である。

以上のように製造された本実施形態による半導体装置ＳＤにおいて、その反り量を、Ｚ軸上で最大２００μｍまでと設定された規格の範囲内に、十分な余裕を持って抑制することに成功した。

本実施形態による半導体装置では従来技術の場合と比較して反りが抑制されることを、具体例を挙げて説明する。

図５は、従来技術による半導体装置の構成例を示す平面図である。図５に示した従来技術による半導体装置は、基板ＳＵＢ１と、第１の半導体チップＣＨ３と、第２の半導体チップＣＨ４と、図示しないリッドとを含んでいる。

図５に示した構成要素の配置について説明する。基板ＳＵＢ１は正方形であって、その一辺の長さＸ１およびＹ１はいずれも３１ｍｍである。以降、基板ＳＵＢ１の正方形の各辺の方向を、Ｘ方向およびＹ方向と呼ぶ。基板ＳＵＢ１の厚みは、図２などに示した本実施形態による基板ＳＵＢの厚みと同じである。図示しないリッドの厚みは、図２などに示した本実施形態によるリッドＬＩＤの厚みの半分、すなわち０．５ｍｍである。

第１の半導体チップＣＨ３は、長方形であって、そのＸ方向の短編の長さは、約１０ｍｍである。また、第１の半導体チップＣＨ３の中心点の、基板ＳＵＢ１の中心点からのＸ方向のオフセット距離Ｘ４は約５ｍｍであって、これは第１の半導体チップＣＨ３におけるＸ方向の短編の長さ約１０ｍｍの半分に等しい。

第２の半導体チップＣＨ４も長方形であって、その中心点の、基板ＳＵＢ１の中心点からのＸ方向のオフセット距離Ｘ５は、約７ｍｍであり、Ｘ方向のオフセット距離Ｙ５は約２ｍｍである。なお、図５に示した半導体装置では、Ｘ方向において、基板の各辺と、第１の半導体チップＣＨ３と、第２の半導体チップＣＨ４との距離が、均等になるように配置されている。

図５の例では、実装面積で比較すると、第１の半導体チップＣＨ３の方が第２の半導体チップＣＨ４よりも大きい。しかし、第１の半導体チップＣＨ３は基板ＳＵＢ１の中心点の上に配置されていない。また、基板ＳＵＢ１の対角線のうち片方の上に、第１の半導体チップＣＨ３と、第２の半導体チップＣＨ４とが配置されているものの、それぞれ１つの角部しか乗っておらず、やはり本実施形態の配置条件を満たしていない。

図６Ａは、図５に示した従来技術による半導体装置の、断面線Ｃ−Ｃによる断面図である。図６Ａに示した断面図には、基板ＳＵＢ１と、第１の半導体チップＣＨ３と、基板ＳＵＢ１の反りを表す三角形Ｏ−Ｏ１−Ｐとが含まれている。

ここで、点Ｏは、第１の半導体チップＣＨ３の中心を厚み方向に通る垂線と、基板ＳＵＢ１の裏面との交点を示している。

点Ｐは、基板ＳＵＢ１のうち第１の半導体チップＣＨ３および第２の半導体チップＣＨ４から最も離れた点である。言い換えれば、第１の半導体チップＣＨ３の厚み方向において、基板ＳＵＢ１のうち点Ｏから最も離れていると考えられる点がＰである。

点Ｏ１は、点Ｐの、第１の半導体チップＣＨ３の中心を厚み方向に通る垂線への射影である。言い換えれば、点Ｏから点Ｏ１までの高さＨ１が、半導体装置の反りの評価基準となる最大反り量である。

実測の結果、従来技術による半導体装置では、点Ｐにおける反り量の最大値は１１４μｍであった。点Ｐ以外にも、基板ＳＵＢ１の裏面の各点における反り量を測定した結果、最低値は６９μｍであり、平均値は８１．９μｍであった。

この結果と、本実施形態の場合とを比較する方法について説明する。図５に示した半導体装置において、基板ＳＵＢ１の面積だけ、図１Ｂなどに示した本実施形態による基板ＳＵＢと同じ、一辺４０ｍｍの正方形に拡張する。その他、基板ＳＵＢ１およびリッドの厚みや、第１の半導体チップＣＨ３および第２の半導体チップＣＨ４の形状、寸法および位置関係などは変更しない。これは、言い換えれば、図５に示した基板ＳＵＢ１を、同じく図５に示した基板ＳＵＢ２に置き換えることに等しい。

図６Ｂは、図５に示した従来技術による基板を、図１Ｂなどに示した実施形態の場合と同じ面積に拡張した場合の、断面線Ｄ−Ｄによる断面図である。図６Ｂに示した断面図には、基板ＳＵＢ２と、第１の半導体チップＣＨ３と、基板ＳＵＢ２の反りを表す三角形Ｏ−Ｏ２−Ｑとが含まれている。

ここで、点Ｏは、第１の半導体チップＣＨ３の中心を厚み方向に通る垂線と、基板ＳＵＢ２の裏面との交点を示している。

点Ｑは、基板ＳＵＢ２のうち第１の半導体チップＣＨ３から最も離れた点である。言い換えれば、第１の半導体チップＣＨ３の厚み方向において、基板ＳＵＢ２のうち点Ｏから最も離れていると考えられる点がＱである。

点Ｏ２は、点Ｑの、第１の半導体チップＣＨ３の中心を厚み方向に通る垂線への射影である。言い換えれば、点Ｏから点Ｏ２までの高さＨ２が、半導体装置の反りの評価基準となる距離である。

ここで、図６Ｂに示した三角形Ｏ−Ｏ２−Ｑと、図６Ａに示した三角形Ｏ−Ｏ１−Ｐとが、相似の関係にあると仮定する。この仮定の上で、点Ｏから点Ｏ２までの距離、すなわち三角形Ｏ−Ｏ２−Ｑの高さＨ２を算出することで、半導体装置の反りの評価基準となる最大反り量を推定出来る。

図６Ｂに示した点Ｏ２から点Ｑまでの長さＬ２を、ピタゴラスの定理を用いて計算すると、以下の値が得られる。
（Ｌ２）２＝（（Ｘ４＋Ｘ２／２）２＋（Ｙ２／２）２）
Ｌ２＝約３２．０ｍｍ

同様に、図６Ａに示した点Ｏ１から点Ｐまでの長さＬ１を、ピタゴラスの定理を用いて計算すると、以下の値が得られる。
（Ｌ１）２＝（（Ｘ４＋Ｘ１／２）２＋（Ｙ１／２）２）
Ｌ１＝約２５．７ｍｍ

図６Ｂに示した三角形Ｏ−Ｏ２−Ｑと、図６Ａに示した三角形Ｏ−Ｏ１−Ｐとが、相似の関係にあると仮定したので、比例計算により、高さＨ２は以下のように推定される。
Ｈ２／Ｌ２＝Ｈ１／Ｌ１
Ｈ２＝約１４１．９μｍ

同様に、基板ＳＵＢ２の裏面の各点における反り量の最低値は８５．９μｍ、平均値は１０２．０μｍとそれぞれ推定される。以上のように得られた反り量の推定値は、本実施形態による基板ＳＵＢと同じ寸法を有する基板ＳＵＢ２のものであるので、本実施形態による半導体装置の反り量の実測値と、直接的に比較することが可能となる。

図７は、実施形態および従来技術による半導体装置の反りを比較するグラフである。図７は、第１〜第３のグラフＧ１〜Ｇ３を含んでいる。

第１のグラフＧ１は、図６Ｂに示した例における従来技術による半導体装置の推定反り量の、最大値Ｍ１と、最低値ｍ１と、平均値Ａ１とを示している。同様に、第３のグラフＧ３は、図１Ｂなどに示した実施形態による半導体装置ＳＤの実測反り量の、最大値Ｍ３と、最低値ｍ３と、平均値Ａ３とを示している。

なお、第２のグラフＧ２は、図１Ｂなどに示した実施形態による半導体装置ＳＤにおいて、第１の半導体チップＣＨ１の中心点から、基板ＳＵＢの中心点ＣＰまでのオフセットを、Ｘ方向およびＹ方向の両方について３ｍｍから４ｍｍに変更した場合の実測反り量の、最大値Ｍ２と、最低値ｍ２と、平均値Ａ２とを示している。

図７に示したグラフから読み取れるように、同一基板上に複数の半導体チップを実装するにあたって本実施形態のように配置することで半導体装置の反り量を抑制する効果が得られる。また、基板の中心点から面積が最大の半導体装置の中心点までのオフセット距離が短ければ短いほどに、半導体装置の反り量を抑制する効果は高まることも読み取れる。

以上の実施形態において、基板上に半導体チップをフリップチップ実装する場合について説明したが、半導体装置の反りを抑制するという観点からは、基板上に半導体チップをワイヤボンディング実装する場合にも当然ながら有効である。

以上、発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態に説明したそれぞれの特徴は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。

Ａ１〜Ａ３ 点
ＡＤＨ 接着剤
ＣＨ１〜ＣＨ４ 半導体チップ
ＣＰ 中心点
ＤＧＮ１、ＤＧＮ２ 対角線
ＥＤ 電子素子
Ｆ１Ａ、Ｆ１Ｂ、Ｆ２Ａ、Ｆ２Ｂ フィレット
Ｇ１〜Ｇ３ グラフ
Ｈ１、Ｈ２ 高さ
ＨＤ 放熱樹脂
Ｌ１、Ｌ２ 長さ
ＬＩＤ リッド
Ｍ１〜Ｍ３ 点
ｍ１〜ｍ３ 点
Ｏ、Ｏ１、Ｏ２ 点
Ｐ、Ｑ 点
ＳＢ 半田バンプ
ＳＢＬ 半田ボール
ＳＤ 半導体装置
ＳＵＢ、ＳＵＢ１、ＳＵＢ２ 基板
Ｔ 頂点部分
ＴＨ スルーホール
ＵＦ アンダーフィル
Ｘ１、Ｘ２、Ｘ４、Ｘ５ 長さ
Ｙ１、Ｙ２、Ｙ５ 長さ
Ｚ１、Ｚ２ 長さ

Claims (10)

1. 表面と、前記表面とは反対側の複数の半田ボールが配置された裏面と、前記表面上の第１辺と、前記第１辺とは反対側の第２辺と、前記第１辺および前記第２辺と交差する第３辺と、前記第３辺とは反対側の第４辺と、前記第１辺と前記第３辺が交差する第１角と、前記第２辺と前記第４辺が交差する第２角と、前記第１辺と前記第４辺が交差する第３角と、前記第３辺と前記第２辺が交差する第４角とを有する矩形形状の配線基板と、
   複数の第１半田バンプが形成された第１主面と、前記第１主面上の第１辺と、前記第１辺とは反対側の第２辺と、前記第１辺および前記第２辺と交差する第３辺と、前記第３辺とは反対側の第４辺と、前記第１辺と前記第３辺が交差する第１角と、前記第２辺と前記第４辺が交差する第２角と、前記第１辺と前記第４辺が交差する第３角と、前記第３辺と前記第２辺が交差する第４角とを有し、前記配線基板の前記表面と前記第１主面とが対向するように、第１アンダーフィル樹脂を介して前記表面上に搭載された矩形形状の第１半導体チップと、
   複数の第２半田バンプが形成された第２主面を有し、前記配線基板の前記表面と対向するように、第２アンダーフィル樹脂を介して前記表面上に搭載され、且つ平面視において前記第１半導体チップとは重ならない前記表面上の領域に配置された矩形形状の第２半導体チップと、
   を具備し、
   前記第１半導体チップは、中央演算装置であり、
   前記第２半導体チップは、メモリチップであり、
   前記配線基板の前記第１辺と前記第１半導体チップの前記第１辺とは、実質的に平行に配置されており、
   前記配線基板の前記第３辺と前記第１半導体チップの前記第３辺とは、実質的に平行に配置されており、
   平面視において、前記第１半導体チップは、前記配線基板の前記第１角と前記配線基板の前記第２角とを結ぶ、前記表面上の仮想の第１対角線上に配置され、且つ前記配線基板の前記第３角と前記第４角とを結ぶ、前記表面上の仮想の第２対角線と前記第１対角線とが交差する仮想の第１交点上に設置されており、且つ前記第１半導体チップの前記第１角と前記第１半導体チップの前記第２角とを結ぶ、前記第１主面上の仮想の第３対角線と、前記第１半導体チップの前記第３角と前記第１半導体チップの前記第４角とを結ぶ、前記第１主面上の仮想の第４対角線とが交差する仮想の第２交点が、前記配線基板の前記第１対角線と実質的に重なっており、
   前記第２半導体チップは、平面視において前記第１対角線上に配置されており、
   前記第１半導体チップの前記第３対角線は、平面視において前記配線基板の前記第１対角線と実質的に重なっており、
   前記配線基板の前記第１交点は、平面視において前記第１半導体チップの前記第２交点から前記第１半導体チップの前記第１角の間に位置しており、
   前記配線基板の前記第１交点は、平面視において前記第１半導体チップの前記第２交点と重なっておらず、
   前記配線基板の前記第１交点から、前記第１半導体チップの前記第２交点までの距離は、平面視において前記第１半導体チップの前記第３対角線の長さの２５％以内である、
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記配線基板の前記第１交点から、前記第１半導体チップの前記第２交点までの距離は、平面視において前記配線基板の前記第１対角線の長さの７．５％以内である、
   半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第１半導体チップの前記第２交点は、平面視において前記配線基板の前記第２角と前記配線基板の前記第１交点の間の前記配線基板の前記第１対角線上に配置されている、
   半導体装置。
4. 請求項１乃至請求項３の何れかに記載の半導体装置において、
   平面視で、前記第１半導体チップの面積は、前記第２半導体チップの面積よりも広い、
   半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第２半導体チップは、平面視において４つの角のうち１つが前記第１対角線と実質的に重なる、
   半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１半導体チップおよび前記第２半導体チップを覆い、かつ、前記配線基板に接着された金属製のリッドをさらに具備し、
   前記リッドは、第１平坦部、前記第１平坦部を取り囲む第２平坦部および前記第１平坦部と前記第２平坦部を接続して連なる接続部を含み、
   前記第２平坦部は、接着剤を介して前記配線基板の前記表面に固定されており、
   前記リッドの厚みと、前記配線基板の厚みとの差は、断面視において比率で１０％以内である、
   半導体装置。
7. 請求項６に記載の半導体装置において、
   前記リッドの前記第２平坦部と前記配線基板の前記表面との間に配置された前記接着剤は、間隔を空けて配置されている、
   半導体装置。
8. 請求項７に記載の半導体装置において、
   前記リッドの前記第２平坦部は、断面視において前記第１半導体チップの前記第１主面とは反対側の面との間に第１放熱性樹脂を介して搭載されている、
   半導体装置。
9. 請求項８に記載の半導体装置において、
   前記リッドの前記第２平坦部は、断面視において前記第２半導体チップの前記第２主面とは反対側の面との間に第２放熱性樹脂を介して搭載されている、
   半導体装置。
10. 請求項１乃至請求項９の何れかに記載の半導体装置において、
    前記配線基板は、平面視において実質的に正方形状を有する、
    半導体装置。

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