JP2853666B2 - マルチチップモジュール - Google Patents

マルチチップモジュール

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マルチチップモジ
ュールに係り、特に、フリップチップ方式により実装さ
れた複数の半導体チップを有するマルチチップモジュー
ルに関する。
【０００２】
【従来の技術】従来例を図７及び図８に基づいて説明す
る。
【０００３】従来から、半導体チップをフリップチップ
方式によって実装した場合、放熱経路をいかにして確保
するかが問題であった。従来のパッケージ構造では半導
体チップの装着側と反対側の面（以下、裏面とする）か
らの放熱経路は半導体チップを搭載しているアイランド
を介し外部部材に放熱経路を容易に確保できるのに対
し、フリップチップ方式による実装では半導体チップ裏
面に放熱経路を確保するために必要な外部部材を、半導
体チップそのものに機械的負荷を極力減らしながら実装
することが難しく、フリップチップ実装方式における問
題点の一つであり、その問題を解決するために様々な手
段が提案されている。
【０００４】第１の従来例として、特開昭６０−２４１
２４０号公報より開示された半導体装置がある。この第
１の従来例は、図７に示すように、熱伝導率の高い炭化
シリコンの焼結体等からなる基板５１の下面側に、シリ
コン単結晶上にアルミニウムの配線を施してなる多層配
線板５２を接着し、さらに、この多層配線板５２の下面
側に半導体チップ５３をフリップチップ方式で搭載し、
半導体チップ５３の裏面に熱伝導率の高い接着剤５４を
塗布してそこに熱伝導率の高い材料で作られたキャップ
５５を被せると共に、その一方で基板５１の上面側に外
部放熱フィン５６を取り付けることによって熱伝導性を
確保している。
【０００５】また、第２の従来例として、特開平５−２
６７３８９号公報により開示された半導体装置がある。
この第２の従来例は、図８に示すように、回路基板６１
上にフリップチップ方式により搭載された半導体チップ
６２の裏面（図における上面側）に金属性のキャップ６
３を直接接触状態で載置し、回路基板６１の周囲に金属
製のリング部材６５を接着材６６で接着し、リング部材
６５とキャップ６３との間をシールリング６４により溶
接、封止する構造が採られている。
【０００６】
【発明が解決しようとする課題】上記第１の従来例は、
基板５１における多層配線板５２及び半導体チップ５３
の装着面と反対側の面に放熱剤を接着し、その上に放熱
フィン５６を搭載している。一般に、フリップチップ方
式の半導体装置の場合、放熱経路が狭く非効率的な信号
ピン側を避けて、半導体チップ裏面から放熱を行う構造
が採られる。しかしながら、この第１の従来例は、半導
体チップ５３の裏面から放熱フィン５６に至るまでの放
熱距離が長く、これにより、放熱効率の低下が生じる恐
れがあった。
【０００７】また、第２の従来例の場合には、半導体チ
ップ６２の裏面に放熱部材である金属製キャップ６３を
直接押しつけている構造なので、キャップ６３の平面度
による片当たりや表面粗さによる影響を受け易く、これ
によって、実際の接触面積が小さくなり，同時に放熱経
路が狭くなり放熱効率の低下が生じる恐れがあった。
【０００８】さらに、この第２の従来例による放熱の手
法をマルチチップモジュールに採用した場合、金属キャ
ップ６３に半導体チップ６２の裏面を直接押しつける構
造のため、複数の半導体チップ６２が同時に搭載された
場合、各々の半導体チップ６２が同一の実装高さになら
ないと、高さのバラツキにより金属キャップに有効に当
接しない半導体チップ６２が生じてかかる半導体チップ
６２の放熱経路が確保できず放熱効率が低下する恐れが
あった。
【０００９】
【発明の目的】本発明は、上記従来例の有する不都合を
改善し、放熱を効率良く行い得るマルチチップモジュー
ルを提供することを、その目的とする。
【００１０】
【課題を解決するための手段】
【００１１】 請求項１記載 の発明は、外部端子を備えた
回路基板と、この回路基板上にフリップチップ方式によ
り搭載された複数の半導体チップと、これら半導体チッ
プを覆いつつ回路基板上に装備されたキャップとを備え
ると共に、装置筺体内部で当該装置筺体の壁面内側に近
接して装備されるマザーボード上に実装される。
【００１２】 そして、各半導体チップとキャップとの間
に熱伝導率の高い接着剤を介挿すると共に、キャップの
上部に、熱伝導率が高く，弾性を有する当接部材を装備
し、当接部材の上部が、装置筺体壁面の内側に当接する
という構成を採っている。
【００１３】 上記の構成では、各半導体チップから発生
した熱は主として半導体チップの上面から接着剤を介し
てキャップに伝達される。そして、キャップに伝達され
た熱は、当接部材に伝達され、最終的には、この当接部
材から装置筺体に熱が伝達されて装置外部に放熱され
る。
【００１４】 請求項２ 記載の発明は、当接部材を、弾性
を有し，装置筺体の壁面内側とキャップとの双方に圧接
する断面形状が波形の放熱伝達板で構成している。
【００１５】 上記の構成では、各半導体チップから発生
した熱は主として半導体チップの上面から接着剤を介し
てキャップに伝達される。そして、キャップに伝達され
た熱は、放熱伝達板に伝達され、最終的には、この放熱
伝達板から放熱が行われつつ、装置筺体に熱が伝達され
て装置外部に放熱される。
【００１６】
【発明の実施の形態】〔第１の実施形態〕 本発明の第１の実施形態を図１及び図２に基づいて説明
する。
【００１７】 この第１の実施形態は、外部端子を備えた
回路基板１と、この回路基板１上にフリップチップ方式
により実装された複数の半導体チップ２と、これら半導
体チップ２を覆いつつ回路基板１上に装備されたキャッ
プ３とを備えるマルチチップモジュール１０を示してい
る。
【００１８】 そして、キャップ３上部に，熱伝導率の高
い接着剤５を介して放熱部材４を装備し、また同時に、
各半導体チップ２とキャップ３との間に熱伝導率の高い
接着剤６を介挿させている。
【００１９】 上記の回路基板１は、下面側（半導体チッ
プ２の実装面の反対面）にボールグリッドアレイによる
複数の外部端子１Ａを有しており、これにより、従来か
らあるリードフレームを採用する必要がなく、回路基板
１の平面方向についての小型化を図ることが可能であ
る。
【００２０】 上記の半導体チップ２は、回路基板１との
対向面側にバンプ２Ａが形成されており、回路基板１の
回路の所定位置に接続される。また、この半導体チップ
２は、回路基板１との間が樹脂２Ｂにより封止されてお
り、これにより、半導体チップ２と回路基板１と膨張係
数の違いにより生じる熱応力から各バンプ２Ａの保護を
図っている。
【００２１】 上記のキャップ３は、回路基板１とほぼ等
しい大きさの金属製であり、開口部を下とした断面コ字
状，即ちキャビティー状に絞り込まれた形状に形成され
ている。そして、その下方端縁部は鍔状に形成され、回
路基板１に接地すると共に絶縁性の接着材３Ａで固定さ
れている。この固定時には、キャップ３の内側空間に各
半導体チップ２が位置すると共にキャップ３の内面と各
半導体チップ２の上面とが近接対向し、これらの隙間に
は熱伝導率の高い接着剤６が介挿される。
【００２２】 さらに、このキャップ３の上面側には、熱
伝導率の高い接着剤５、あるいは半田等の金属ロウ材を
用いて放熱部材としての放熱フィン４が取り付けられ
る。この放熱フィン４は、キャップ３の上面に対向する
平板部４Ａと，この平板部４Ａから上方に向けて植設さ
れた無数の薄板部４Ｂとからなり、これらの構成により
その表面積をより大きなものとして、空冷効果を高めて
いる。
【００２３】 上記の構成では、各半導体チップ２から発
生した熱は、主として半導体チップ２の上面から接着剤
６を介してキャップ３に伝わる。半導体チップ２の上面
の面積に比べ、金属製のキャップ３の上面の面積は広い
ので、放散させるべき空間との熱抵抗は低くなり、同じ
熱量が発生した場合における発熱部の温度上昇はキャッ
プ３無しと有りではキャップ３有りの方が小さくなる。
【００２４】 さらに、キャップ３に伝達された熱は、熱
導伝率の高い接着剤５を介して放熱フィン４に伝達され
る。前述のようにこの放熱フィン４は、放熱面積を充分
に有しているため、伝達された熱が有効に外気に奪われ
て、放熱される。
【００２５】 図２は、この第１の実施形態の生産工程を
示している。以下、これを説明すると、まず、回路基板
上１に半導体チップ２が実装される（図２（Ａ））。こ
のとき、各半導体チップのバンプ２Ａが回路基板１上の
回路の所定位置に位置決めされ、リフローにより取付け
が行われる。また、同時に、各半導体チップ２と回路基
板１との間は樹脂２Ｂの封入が行われる。
【００２６】 実装された各半導体チップ２の上面には、
熱導伝率の高い接着剤６が塗布され（図２（Ｂ））、同
時に、回路基板１上面におけるキャップ３の鍔状の部分
が接地する位置に絶縁性の接着剤３Ａが塗布される（図
２（Ｃ））。
【００２７】 そして、キャップ３が回路基板１に対して
位置決めされ（図２（Ｄ））、当該キャップ３が回路基
板１に装着される（図２（Ｅ））。これにより、キャッ
プ３は回路基板１上に固定され、各半導体チップ２の上
面に塗布された接着剤６は、当該半導体チップ２のほぼ
上面一杯に広げられ、各半導体チップ２とキャップ３と
の間における隙間の発生を防止し、密着度の向上が図ら
れる。
【００２８】 そして、回路基板１の下面側の所定位置に
ボールグリッドアレイにより複数の外部端子１Ａが装備
される。また、これと同時に、キャップ３の上面に一様
に熱伝導率の高い接着剤５が塗布され（図２（Ｆ））、
キャップ３の上面に，接着剤５を介して放熱フィン４を
搭載し、当該放熱フィン４の接着が行われる（図２
（Ｇ））。
【００２９】 上記の構成からなる第１の実施形態は、各
半導体チップ２とキャップ３との間に熱伝導率が高い接
着剤６が介在するため、各半導体チップ２の上面の高さ
を精度良く一様に合わせる必要がなく、各高さにバラつ
きがあっても、各半導体チップ２からの発生熱は有効に
キャップ３に伝達される。このため、各半導体チップ２
の取付精度を下げることにより、本マルチチップモジュ
ール１０の生産性を向上させることが可能である。
【００３０】 また、キャップ３と放熱フィン４との間に
は、熱導伝率の高い接着剤５が介挿されているため、キ
ャップ３及び放熱フィン４の互いの対向面の平面度即ち
加工における仕上げ精度を高くしなくとも、一定の熱伝
導性を確保することができ、これにより、本マルチチッ
プモジュール１０の生産性及び生産コストの低減を図る
ことが可能である。
【００３１】 さらに、この第１の実施形態では、各半導
体チップ２の放熱が行われる上面部（回路基板との対向
面の反対面）から放熱フィン４までの間が、接着剤６，
キャップ３及び接着剤５を介して直線的且つ短距離で接
続されているため、半導体チップ２から発生する熱が有
効に放熱フィン４まで伝達され、放熱効率の向上を図る
ことが可能である。
【００３２】 〔第２の実施形態〕 本発明の第２の実施形態を図３に示す。この第２の実施
形態は、装置筺体Ｋの内部で当該装置筺体Ｋの壁面内側
に近接して装備されるマザーボードＢ上に実装されるマ
ルチチップモジュール２０を示している。このマルチチ
ップモジュール２０では、上述したマルチチップモジュ
ール１０と同一の構成については同符号を付して、重複
する説明は省略するものとする。
【００３３】 このマルチチップモジュール２０は、放熱
フィン４及び接着剤５に変えて、キャップ３の上面に当
接部材２１を装着している。かかる当接部材２１は、弾
性を有すると共に熱伝導率が高い板状部材から形成され
ており、マザーボードＢが装置筺体Ｋの内部に装備され
た場合に、キャップ３と装置筺体Ｋの壁面とから幾分押
圧される厚さに設定されている。即ち、これにより当接
部材２１の当接面と装置筺体Ｋの壁面内側と間の密着性
が高められている。
【００３４】 かかる構成により、半導体チップ２から生
じた熱が、接着剤６，キャップ３及び当接部材２１を介
して直線的に短距離で装置筺体Ｋの壁面に伝達されると
共に、マルチチップモジュール２０よりも熱容量の大き
い装置筺体Ｋで拡散しつつ当該装置筺体Ｋの外気により
冷却されるため、より高効率で放熱を行うことが可能で
ある。
【００３５】 特に、この第２の実施形態では、マザーボ
ードＢが装備される装置筺体Ｋに冷却装置がなく，装置
筺体Ｋの内部において空冷効果が低い場合、或いはマザ
ーボードＢと装置筺体Ｋの壁面とが近接しており，放熱
フィン取り付けるスペースを確保することができない場
合にも、有効にマルチチップモジュール２０の放熱を行
うことが可能である。
【００３６】 言い替えると、このマルチチップモジュー
ル２０を装備することにより、専用の冷却装置を装置筺
体Ｋに装備する必要がなく、また、同時にマザーボード
Ｂと装置筺体Ｋの壁面内側とを近接させることができ、
装置筺体Ｋの小型化を図ることが可能である。
【００３７】 なお、上記のマルチチップモジュール２０
では、キャップ３と当接部材２１との間，及び当接部材
２１と装置筺体Ｋの壁面との間に、それぞれ熱伝導率の
高い接着剤を介挿させても良い。これにより、当接部材
２１の上下面において、有効に熱伝達が行われ、さらな
る放熱効率の向上を図ることが可能である。
【００３８】 〔第３の実施形態〕 本発明の第３の実施の形態を図４に基づいて説明する。
この第３の実施形態は、装置筺体Ｋの内部で当該装置筺
体Ｋの壁面内側に近接して装備されるマザーボードＢ上
に実装されるマルチチップモジュール３０を示してい
る。このマルチチップモジュール３０では、上述したマ
ルチチップモジュール２０と同一の構成については同符
号を付して、重複する説明は省略するものとする。
【００３９】 このマルチチップモジュール３０は、キャ
ップ３の上面に、弾性を有し，装置筺体Ｋの壁面内側と
キャップ３との双方に圧接する当接部材としての断面形
状が波形の放熱伝達板３１を装備している。かかる放熱
伝達板３１は、弾性を有すると共に熱伝導率が高い素材
から形成されており、マザーボードＢが装置筺体Ｋの内
部に装備された場合に、キャップ３と装置筺体Ｋの壁面
とから幾分押圧される厚さに設定されている。即ち、こ
れにより放熱伝達板３１の当接面と装置筺体Ｋの壁面内
側との間で有効に当接が図られている。
【００４０】 かかるマルチチップモジュール３０では、
半導体チップ２から生じた熱が、接着剤６及びキャップ
３を介して放熱伝達板３１に伝達される。この放熱伝達
板３１では、その波形形状により装置筺体Ｋの壁面及び
キャップ３との間に生じる隙間から放熱しつつ、装置筺
体Ｋの壁面側に熱を伝達する。そして、最終的には、そ
の熱をマルチチップモジュール３０よりも熱容量の大き
い装置筺体Ｋで拡散しつつ当該装置筺体Ｋの外気により
冷却させる。
【００４１】 これにより、この第３の実施形態では、第
２の実施形態と同様の効果を有すると共に、放熱伝達板
３１の放熱効果により、さらなる放熱効率の向上を図る
ことが可能である。
【００４２】 〔第４の実施形態〕 本発明の第４の実施形態を図５及び図６に基づいて説明
する。この第４の実施形態に示すマルチチップモジュー
ル４０では、上述したマルチチップモジュール１０と同
一の構成については同符号を付して、重複する説明は省
略するものとする。
【００４３】 かかるマルチチップモジュール４０は、各
半導体チップ２とキャップ３との間において接着剤６に
替えて、当該各半導体チップ２毎に、弾性を有する断面
形状が波形の放熱板４１を圧接状態で介挿している。こ
の放熱板４１は、予め熱処理されて弾性が強化されてお
り、キャップ３が回路基板１に装備されたときに、キャ
ップ３の内面と各半導体チップ２の上面とから幾分押圧
される厚さに設定されている。即ち、これにより放熱板
４１の当接面と各半導体チップ２及びキャップ３との間
で有効に当接が図られている。
【００４４】 キャップ３の上方については、図示が省略
されているが、熱伝導率の高い接着剤５を介して放熱フ
ィン４を装備しても良く、また、当接部材２１或いは放
熱伝達板３１を介して装置筺体Ｋの壁面内側と当接する
構成としても良い。
【００４５】 かかる構成では、半導体チップ２から生じ
た熱が放熱板４１に伝達され、この放熱板４１において
は、その断面形状により半導体チップ２及びキャップ３
との間に生じる隙間から放熱し、残りの熱がキャップ３
に伝達される。そして、このキャップ３から、当該熱が
放熱フィン４等に伝達されて放熱が行われる。
【００４６】 図６は、この第４の実施形態の生産工程を
示している。以下、これを説明すると、まず、回路基板
上１に半導体チップ２が実装される（図６（Ａ））。こ
のとき、各半導体チップのバンプ２Ａが回路基板１上の
回路の所定位置に位置決めされ、リフローにより取付け
が行われる。また、同時に、各半導体チップ２と回路基
板１との間は樹脂２Ｂの封入が行われる。
【００４７】 実装された各半導体チップ２の上面には、
それぞれ放熱板４１が載置され（図６（Ｂ））、同時
に、回路基板１上面におけるキャップ３の鍔状の部分が
接地する位置に絶縁性且つ熱硬化性の接着剤３Ｂが塗布
される（図６（Ｃ））。
【００４８】 そして、キャップ３が回路基板１に対して
位置決めされ（図６（Ｄ））、当該キャップ３が回路基
板１に向けて押圧・加熱されて装着される（図６
（Ｅ））。これにより、キャップ３は回路基板１上に固
定され、放熱板４は、キャップ３の下面と各半導体チッ
プ２の上面とから幾分押圧された状態で固定される。
【００４９】 そして、回路基板１の下面側の所定位置に
ボールグリッドアレイにより複数の外部端子１Ａが装備
される（図６（Ｆ））。この後は、マルチチップモジュ
ール１０のように、キャップ３の上面に一様に熱伝導率
の高い接着剤５を塗布して放熱フィン４を搭載し、当該
放熱フィン４を接着しても良く、また、当接部材２１又
は放熱伝達板３１を介してキャップ３を装置筺体Ｋの壁
面内側に当接させて、マザーボードＢにマルチチップモ
ジュール４０自体を装備しても良い。
【００５０】 上述のように、この第４の実施形態では、
第１，第２又は第３の実施形態と同様の効果を有すると
共に、放熱板４１の放熱効果により、さらなる放熱効率
の向上を図ることが可能である。
【００５１】 なお、上記各実施形態において、キャップ
３については、外部に通ずる貫通穴とこの貫通穴に充填
装備された防塵用のフィルタ部材（フェルト等）とを装
備し、放熱板４から放熱される熱をキャップ３の外部に
逃がすように構成しても良い。
【００５２】 これにより、特に、第４の実施形態の場合
について、半導体チップ２から生じる熱がより高効率で
放熱される。
【００５３】
【実施例】本発明の第１の実施例について説明する。こ
の第１の実施例の構成は、前述した第１の実施形態と同
じであり、図１に基づいて同符号を使用して説明し、重
複する説明は省略するものとする。
【００５４】 ガラスエポキシ、あるいはガラスセラミッ
クを主材料にして形成される回路基板１上にフリップチ
ップ方式で半導体チップ２が複数搭載され、半導体チッ
プ２と回路基板１間が樹脂２Ｂにより封止され、ボール
グリッドアレイによる外部端子１Ａを設けたマルチチッ
プモジュール１０において、半導体チップ２の上面に熱
伝導率の高い接着剤６、例えば、シリコンゴム、シリコ
ンゲルに銀を添加したものを半導体チップ２の上面全体
に広がる程度の量を塗布し、さらに回路基板１の周囲に
絶縁性のある接着剤３Ａ、例えばエポキシ系接着剤を塗
布し、その上にマルチチップモジュール全体を覆う程度
の大きさを持ち、キャビティー状に絞り込まれて周囲に
つばが形成された厚さ０．３ｍｍ程度の金属製のキャッ
プ３、例えば銅にニッケルメッキを施したもの又は鉄に
ニッケルメッキを施したものを載せて、キャップ３と半
導体チップ２の上面および回路基板１の周囲を接着す
る。外部端子１Ａとなるボールグリッドアレイはその後
形成する。
【００５５】 この後、キャップ３の上部に熱伝導率の高
い接着剤５、例えばシリコンゴム、あるいは半田等の金
属ロウ材を用いて金属製の放熱フィン４、例えば銅にニ
ッケルメッキを施したものや、アルミニウムなどでつく
られているものを取り付ける。
【００５６】 次に、本発明の第２の実施例について説明
する。この第２の実施例の構成は、前述した第２の実施
形態と同じであり、図３に基づいて同符号を使用して説
明し、重複する説明は省略するものとする。
【００５７】 この第２の実施例では、キャップ３上部の
放熱フィン４の代わりに熱伝導率の高い当接部材として
のラバー材２１例えばシリコンにアルミナ粉を混ぜたも
の（信越科学株式会社のＴＣＫシリーズのシリコン系ラ
バー）を介して装置筐体Ｋに直接接触させて、放熱経路
を装置筐体Ｋに得るものである。
【００５８】 次に、本発明の第３の実施例について説明
する。この第３の実施例の構成は、前述した第３の実施
形態と同じであり、図４に基づいて同符号を使用して説
明し、重複する説明は省略するものとする。
【００５９】 この第３の実施例では、金属製のキャップ
３と装置筐体Ｋとの間に、波状に形成され、熱処理によ
って弾性を持たせた厚さ０．３ｍｍ程度の薄板である放
熱伝導板３１（例えばベリリウム銅を材料とするもの）
を加圧接触させ、放熱経路を確保している。
【００６０】 次に、本発明の第４の実施例について説明
する。この第４の実施例の構成は、前述した第４の実施
形態と同じであり、図５及び図６に基づいて同符号を使
用して説明し、重複する説明は省略するものとする。
【００６１】 この第４の実施例では、熱伝導率の高い接
着材６の代わりに厚さ０．１ｍｍの銅製の板をプレス形
成によって波高０．１５ｍｍ程度の波状に形成され、熱
処理を加えて弾性を増した薄板である放熱板４１を半導
体チップ２の上面の大きさに合わせて切断し、半導体チ
ップ２と金属製のキャップ３との間に挟み（図６（Ａ）
及び図６（Ｂ））、回路基板１の周囲のキャップ３と接
触するところに熱硬化性接着剤としての樹脂３Ｂ、例え
ばハイソール製ＥＨ０５３５シリーズを塗布し（図６
（Ｃ））、金属製のキャップ３を２５０℃に加熱し、５
ｋｇｆ程度の荷重で６０秒ほど押しつけ、回路基板１と
金属キッャプ３との間を接着すると共に半導体チップ２
と金属製のキャップ３との間に挟んだ放熱板４１を押し
つけ（図６（Ｄ）及び図６（Ｅ））、波形が潰れること
により半導体チップ２と金属製キャップ３との間を接触
させることで放熱経路を確保する。
【００６２】
【発明の効果】請求項１記載の発明は、各半導体チップ
とキャップとの間に熱伝導率が高い接着剤が介在するた
め、各半導体チップの上面の高さを精度良く一様に合わ
せる必要がなく、各高さにバラつきがあっても、各半導
体チップからの発生熱は有効にキャップに伝達される。
このため、各半導体チップの取付に際して高精度が要求
されず、従って多数の半導体チップの装備にも容易に対
応し、同時に本発明の生産性を向上させることが可能で
ある。
【００６３】 さらに、半導体チップから生じた熱が、接
着剤，キャップ及び当接部材を介して直線的に短距離で
装置筺体の壁面に伝達されると共に、熱容量の大きい装
置筺体で拡散しつつ当該装置筺体の外気により冷却され
るため、より高効率で放熱を行うことが可能である。
【００６４】 また、 マザーボードが装備される装置筺体
に冷却装置がなく，装置筺体の内部において空冷効果が
低い場合、或いはマザーボードと装置筺体の壁面とが近
接しており，放熱部材取り付けるスペースを確保するこ
とができない場合にも、有効に放熱を行うことが可能で
ある。
【００６５】 言い替えると、本発明を装置に装備するこ
とにより、専用の冷却装置を装置筺体に装備する必要が
なく、また、同時にマザーボードと装置筺体の壁面内側
とを近接させることができ、装置筺体の小型化を図るこ
とが可能である。
【００６６】 請求項２ 記載の発明は、請求項１記載の発
明とほぼ同様の効果を有すると共に、半導体チップから
生じた熱が、キャップから装置筺体の壁面内側に伝達す
る際に放熱伝達板により、放熱されつつ装置筺体の壁面
側に伝達されるため、さらなる放熱効率の向上を図るこ
とが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の断面図である。
【図２】本発明の第１の実施形態の形成工程を示す説明
図であり、図２（Ａ）から図２（Ｇ）の順で進行する。
【図３】本発明の第２の実施形態の断面図である。
【図４】本発明の第３の実施形態の断面図である。
【図５】本発明の第４の実施形態の一部省略した断面図
である。
【図６】本発明の第４の実施形態の形成工程を示す説明
図であり、図６（Ａ）から図６（Ｆ）の順で進行する。
【図７】第１の従来例の断面図である。
【図８】第２の従来例の断面図である。
【符号の説明】
１ 回路基板 １Ａ 外部端子 ２ 半導体チップ ３ キャップ ４ 放熱フィン（放熱部材） ５ 接着剤 ６ 接着剤 １０，２０，３０，４０ マルチチップモジュール ２１ 当接部材 ３１ 放熱伝達板 ４１ 放熱板 Ｂ マザーボード Ｋ 装置筐体

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部端子を備えた回路基板と、この回路
    基板上にフリップチップ方式により搭載された複数の半
    導体チップと、これら半導体チップを覆いつつ前記回路
    基板上に装備されたキャップとを備えると共に、 装置筺体内部で当該装置筺体の壁面内側に近接して装備
    されるマザーボード上に実装されるマルチチップモジュ
    ールにおいて、 前記各半導体チップとキャップとの間に熱伝導率の高い
    接着剤を介挿すると共に、前記キャップの上部に、熱伝
    導率が高く且つ弾性を有する当接部材を装備し、 前記当接部材の上部が、前記装置筺体の壁面内側と当接
    していることを特徴とするマルチチップモジュール。
  2. 【請求項２】 前記当接部材が、弾性を有し，前記装置
    筺体の壁面内側と前記キャップとの双方に圧接する断面
    形状が波形の放熱伝達板であることを特徴とする請求項
    １記載のマルチチップモジュール。
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* Cited by examiner, † Cited by third party
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US6118177A (en) 1998-11-17 2000-09-12 Lucent Technologies, Inc. Heatspreader for a flip chip device, and method for connecting the heatspreader
FR2793350B1 (fr) * 1999-05-03 2003-08-15 St Microelectronics Sa Protection d'une puce semiconductrice
JP4839244B2 (ja) * 2001-07-30 2011-12-21 日立プラズマディスプレイ株式会社 プラズマディスプレイ装置およびフラットディスプレイ装置
WO2004093187A1 (ja) 2003-04-16 2004-10-28 Fujitsu Limited 電子部品パッケージ、電子部品パッケージ組立体およびプリント基板ユニット
JP4559777B2 (ja) * 2003-06-26 2010-10-13 株式会社東芝 半導体装置及びその製造方法
US7138300B2 (en) 2004-09-22 2006-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structural design for flip-chip assembly
JP4696621B2 (ja) * 2005-03-22 2011-06-08 ソニー株式会社 半導体装置
JP4333756B2 (ja) 2007-03-13 2009-09-16 セイコーエプソン株式会社 放熱部材、電気光学装置及び電子機器
JP5309732B2 (ja) * 2008-07-02 2013-10-09 日本精工株式会社 電動パワーステアリング装置
JP5165017B2 (ja) * 2010-03-18 2013-03-21 株式会社日立製作所 電子機器の冷却構造
JP6310110B2 (ja) * 2017-04-03 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置

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