JP3724944B2 - 評価用モジュール、評価用マイクロコンピュータチップ、及びデバッグシステム - Google Patents
評価用モジュール、評価用マイクロコンピュータチップ、及びデバッグシステム Download PDFInfo
- Publication number
- JP3724944B2 JP3724944B2 JP05462998A JP5462998A JP3724944B2 JP 3724944 B2 JP3724944 B2 JP 3724944B2 JP 05462998 A JP05462998 A JP 05462998A JP 5462998 A JP5462998 A JP 5462998A JP 3724944 B2 JP3724944 B2 JP 3724944B2
- Authority
- JP
- Japan
- Prior art keywords
- evaluation
- chip
- microcomputer
- target
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＲＯＭ（Read Only Memory：リード・オンリ・メモリ）を内蔵するマイクロコンピュータ（マイクロプロセッサ、マイクロコントローラ、データプロセッサ等と称されることもある）の応用システムのシステムデバッグ若しくはソフトウェアデバッグを支援するための技術に関し、例えば、実使用環境下でのシステムデバッグ若しくはソフトウェアデバッグの実現に適用して有効な技術に関する。
【０００２】
【従来の技術】
産業機器などに組み込まれて利用されるマイクロプロセッサの応用システム（ターゲットシステム）には実使用環境下でのシステムデバッグやソフトウェアデバッグが要求されることが多い。例えば自動車エンジン制御などの車載制御用途では、実際に車両を走行させながらソフトウェアデバッグや制御データなどのチューニング等を行なうことが要求される。
【０００３】
従来は評価用のマイクロコンピュータを代替メモリなどと一緒に回路基板に実装してエミュレーションボードを構成していた。評価の対象とされるマイクロコンピュータ（ターゲットマイクロコンピュータ）がＲＯＭを内蔵するとき、対応される評価用マイクロコンピュータは前記ターゲットマイクロコンピュータのＲＯＭを内蔵せず、これを代替するためにエミュレーションボード上にＳＲＡＭ（Static Random Access Memory：スタティック・ランダム・アクセス・メモリ）を実装する。前記内蔵ＲＯＭをそのＳＲＡＭで代替させるための空間切換え制御用ロジックなどがエミュレーションボード上に搭載されなければならない。
【０００４】
尚、評価用マイクロコンピュータについて記載された文献の例として特開平１−２１７６４９号公報がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、配線基板に代替ＳＲＡＭ及び空間切換え制御用ロジックなどの回路と共に評価用マイクロコンピュータチップが実装されて成るエミュレーションボードは、ターゲットマイクロコンピュータのサイズよりも当然大きくなり、実使用環境下でターゲットシステムに組み込む事も容易ではない。エミュレーションボードを直接ターゲットシステムのマイクロコンピュータソケットに直結するのは難しい。エミュレーションボードとターゲットシステムとをインタフェースケーブルで接続しなければならない。インタフェースケーブルを介することにより伝播信号波形の歪が大きくなり、ターゲットマイクロコンピュータ内蔵ＲＯＭをインタフェースケーブルを介してターゲットボード上のＲＯＭで代替させることは益々困難になると予想される。また、インタフェースケーブル上でのアナログ系信号の歪は無視する事ができなくなる。これらによって、実使用環境下でのデバッグの信頼性が著しく低下することが懸念される。
【０００６】
本発明の目的は、実使用環境下でのシステムデバッグ若しくはソフトウェアデバッグを実現させることができるようにすることである。
【０００７】
詳しくは、ＲＯＭ内蔵マイクロコンピュータの応用システムを評価するのに必要な従来のエミュレーションボードのような機能を小型に達成でき、ターゲットシステムのマイクロコンピュータソケットなどに直接搭載若しくはターゲットシステムのボード上に直接実装できる評価用モジュール、そしてそのための評価用マイクロコンピュータを提供することにある。
【０００８】
また、信号ノイズ等の点で実使用環境下に極めて近い状態でターゲットシステムを評価可能にする評価用マイクロコンピュータそして評価用モジュールを提供することにある。
【０００９】
更に、パラメータチューニングなどを容易に行なえる評価用マイクロコンピュータ、評価用モジュールを提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
〔１〕ＲＯＭを内蔵するターゲットマイクロコンピュータに対応させた前記ＲＯＭ無しの評価用マイクロコンピュータチップ（２）、前記内蔵ＲＯＭを代替するＲＡＭチップ（３）、システム制御プログラムやターゲットプログラム（ユーザプログラム）などの保持に利用される電気的に書き換え可能なＲＯＭチップ（４）を、１個のパッケージ（５）に含めて評価用モジュール（１）を構成する。前記パッケージは前記評価用マイクロコンピュータチップのターゲットマイクロコンピュータ対応端子を外部端子（６）として有し、当該外部端子は、ターゲットマイクロコンピュータの外部端子と互換性を有する。最適な態様では、前記パッケージは、仕様上、ターゲットマイクロコンピュータのパッケージと同一とすることができる。
【００１３】
上記より、評価用マイクロコンピュータチップの外部ＲＯＭチップ（４）にはターゲットプログラムを格納し、このターゲットプログラムを前記ＲＡＭチップ（３）に内部転送し、エミュレーションに際して前記ＲＡＭチップ（３）をターゲットマイクロコンピュータ内蔵ＲＯＭのアドレスエリア（ＡＥ１）にマッピングする事により、評価用マイクロコンピュータチップはＲＡＭチップ（３）上のターゲットプログラムを実行して、ターゲットシステム（６０）を制御する。このターゲットプログラムの実行状態を例えばターゲットシステム上で観測したりして、システムデバッグ若しくはソフトウェアデバッグを支援する事ができる。このとき、評価用モジュールの外部端子（６）はターゲットマイクロコンピュータの外部端子と互換性を有しているから、ターゲットシステムのターゲットマイクロコンピュータ搭載ソケットに前記評価用モジュールを装着して、前記デバッグの支援を行なうことができる。したがって、自動車エンジン制御などの車載制御システムに対しても実使用環境下でのシステムデバッグ若しくはソフトウェアデバッグを容易に実現させることができる。上記より、ターゲットシステムと評価用モジュールとの接続にはインタフェースケーブルを必要としないから、インタフェースケーブルの引回し等に起因する不所望なノイズの影響を受けず、マイクロコンピュータの動作周波数が高くてもデバッグの信頼性を保証することができる。
【００１４】
〔２〕ターゲットマイクロコンピュータの内蔵ＲＯＭを代替する前記外部ＲＡＭチップ（３）や電気的に書き換え可能なＲＯＭチップ（４）のアドレスマッピングは、ターゲットプログラムの実行中とそうでない場合とで切換え制御される事が必要である。このようなアドレスマップ制御に着目した前記評価用マイクロコンピュータチップは、ＣＰＵ（Central Processing Unit：中央処理装置）（２１）と、前記ＣＰＵが結合する内部バス（２２，２３）と、評価用端子（３０）と、ターゲットマイクロコンピュータ対応端子（２５）と、指定された動作モードとアクセス対象とされるアドレスエリアとに基づいて前記内部バスを前記評価用端子又はターゲットマイクロコンピュータ対応端子の何れか一方に接続するか若しくは双方に非接続とするかを制御するバス制御手段（３１）とを有する。そして、前記評価用端子は、電気的に書換え可能なＲＯＭとＲＡＭを直結して制御可能な信号入出力が行なわれるようにする。即ち、前記評用価端子を、電気的に書換え可能なＲＯＭとＲＡＭの直結インタフェース仕様とする。
【００１５】
例えば、前記評価用端子（３０）に、前記ターゲットマイクロコンピュータの内蔵ＲＯＭを代替するＲＡＭチップ（３）、システム制御プログラムやターゲットプログラムなどの保持に利用される電気的に書き換え可能なＲＯＭチップ（４）を接続した場合、前記外部ＲＯＭチップ（４）にターゲットプログラムを格納する動作モードでは、ターゲットマイクロコンピュータの評価用端子側のバス若しくは評価用バス端子に外部ＲＯＭチップ（４）をマッピングする。ＲＯＭチップ（４）に格納されたターゲットプログラムをＲＡＭチップ（３）に転送する動作モードでは、ターゲットマイクロコンピュータの評価用端子側バス若しくは評価用バス端子に前記ＲＯＭチップ（４）及びＲＡＭチップ（３）の双方をマッピングする。ＲＡＭチップ（３）への転送後にターゲットプログラムを実行する動作モードでは、前記ターゲットマイクロコンピュータの内蔵ＲＯＭのアドレスエリア（ＡＥ１）に前記外部ＲＡＭチップ（３）をマッピングし、前記外部ＲＯＭチップ（４）に対してはアクセス不可能とする。
【００１６】
上記動作モードに応じたアドレスエリアのマッピング制御に従ってバス制御手段によるバス制御が行なわれることにより、ターゲットマイクロコンピュータ内蔵ＲＯＭを外部ＲＡＭチップで代替させてターゲットプログラムを実行しながらデバッグを支援することができる。
【００１７】
前記ＣＰＵに代わり前記内部バスを介してアクセス制御可能なデバッグ用バスマスタ手段（３２）と、前記バスマスタ手段によるアクセス制御のためのアクセス制御情報を外部から受け取る評価用外部インタフェース手段（３３）とを更に含めることができる。これにより、ターゲットシステムのハードウェア及びソフトウェア双方のリソースを用いることなく、前記内蔵ＲＯＭ代替用のＲＡＭチップ（３）上の制御データ等を変更できる。したがって、パラメータチューニングなどのデバッグが容易になる。その様な制御データとして例えば自動車エンジン制御では燃料噴射量や噴射タイミングの制御データなどを挙げることができる。本明細書において、前記制御データはターゲットプログラムの一部を構成する情報として把握する。
【００１８】
評価用モジュール（１）を用いたデバッグシステムは、評価モジュールの前記評価用外部インタフェース手段（３３）などにホスト装置（７３）を接続して構成することができる。
【００１９】
〔３〕前記アドレスマップ制御によるバス制御が行なわれる前記評価用マイクロコンピュータチップを用いた評価用モジュール（１）は、前記評価用マイクロコンピュータチップ（２）と共に、当該評価用マイクロコンピュータチップの評価用端子に接続されたＲＡＭチップ（３）、及び前記評価用マイクロコンピュータの評価用端子に接続され電気的に書換え可能なＲＯＭチップ（４）を、１個のパッケージ（５）に含んで構成できる。前記パッケージは前記評価用マイクロコンピュータチップのターゲットマイクロコンピュータ対応端子を外部端子（６）として有し、当該外部端子（６）は、ターゲットマイクロコンピュータの外部端子と互換性を有し、前記パッケージ（５）はターゲットマイクロコンピュータのパッケージと仕様上、同一とするのが最適である。
【００２０】
前記評価用端子に接続された前記ＲＯＭチップ（４）はシステム制御プログラムの格納領域（４１）及びターゲットプログラムの格納領域（４２）を有する。このとき、前記評価用マイクロコンピュータチップ（２）は、第３動作モードが指示されることにより、評価用マイクロコンピュータチップ（２）の外部メモリ空間に配置されることになるリセット時実行の命令アドレス（リセットベクタ）からプログラムを実行して、評価用端子に接続された前記ＲＯＭチップ（４）のシステム制御プログラム格納領域（４1）にシステム制御プログラムを書き込み制御することができる。また、評価用マイクロコンピュータチップは、第１動作モードが指示されることにより、システム制御プログラム格納領域（４１）に格納されたプログラムに従ってターゲットプログラム格納領域(４２)にターゲットプログラムを格納することができる。また、評価用マイクロコンピュータチップは、第２動作モードが指示されることにより、前記システム制御プログラム格納領域（４１）に格納されたプログラムに従って評価用端子に接続された前記ＲＯＭチップ（４）に格納されているターゲットプログラムを前記ＲＡＭチップ（３）に転送し、転送終了後、前記ＲＡＭチップに格納されたターゲットプログラムを実行することができる。
【００２１】
〔４〕前記アドレスマップ制御に応じたバス制御が行なわれる前記評価用マイクロコンピュータチップにおけるバス制御手段の更に具体的な制御態様に係る発明では、前記ターゲットマイクロコンピュータのアドレスマップは第１アドレスエリア（ＡＥ１）、第２アドレスエリア（ＡＥ２）及び第３アドレスエリア（ＡＥ３）を含むものとする。例えば第1アドレスエリアはターゲットマイクロコンピュータの内蔵ＲＯＭがマッピングされている内蔵ＲＯＭエリア、第２及び第３アドレスエリアはターゲットマイクロコンピュータの外部メモリがマッピングされている外部メモリエリアとすることができる。前記評価用端子（３０）には前記内蔵ＲＯＭ代替用のＲＡＭチップ（３）、電気的に書き換え可能なＲＯＭチップ（４）を接続するものとする。外部ＲＡＭチップ（３）は第1アドレスエリア（ＡＥ１）に重ねられ、外部ＲＯＭチップ（４）は第２アドレスエリア（ＡＥ２）に重ねられるものとする。このとき、前記バス制御手段（３１）は、動作モード指定情報に従って、ターゲットプログラム書き込み可能状態又はターゲットプログラム実行可能状態を選択可能とされる。
【００２２】
前記ターゲットプログラム書き込み可能状態は、前記第２アドレスエリア（ＡＥ２）に対するアクセスを検出したとき内部バス（２２，２３）を前記評価用端子（３０）に接続し（評価用端子に接続されたＲＯＭチップ保有のシステム制御プログラムをリードアクセスし、或いはダウンロードされたターゲットプログラムを評価用端子に接続されたＲＯＭチップにライト可能にする）、前記第３アドレスエリア（ＡＥ３）に対するアクセスを検出したとき内部バス（２２，２３）を前記評価用端子（３０）及び前記ターゲットマイクロコンピュータ対応端子（２５）の双方に非接続とする（評価用端子からリードアクセスしたシステム制御プログラムを評価用マイクロコンピュータチップの内蔵ＲＡＭにライトし、また、内蔵ＲＡＭからシステム制御プログラムをリード可能にする）状態である。
【００２３】
前記ターゲットプログラム実行可能状態は、前記第１アドレスエリア（ＡＥ１）又は第２アドレスエリア（ＡＥ２）に対するアクセスを検出したとき前記内部バス（２２，２３）を前記評価用端子（３０）に接続し（外部ＲＯＭチップに格納されているシステム制御プログラムをフェッチし、これを実行して、外部ＲＯＭチップ上のターゲットプログラムを代替ＲＡＭチップにライト可能にする）、特定の制御条件一致を示す信号（５１）がアサートされた後は、前記第１アドレスエリア（ＡＥ１）に対するアクセスを検出したとき内部バス（２２，２３）を前記評価用端子（３０）に接続する（これによってターゲットマイクロコンピューのタ内蔵ＲＯＭを代替ＲＡＭチップ上のプログラムをフェッチする）と共に前記第２アドレスエリア（ＡＥ２）に対するアクセスを検出したとき内部バス（２２，２３）を前記ターゲットマイクロコンピュータ対応端子（２５）に接続する（これにより外部ＲＯＭチップのマッピングアドレスに重なったターゲットシステム上のアドレス空間がアクセスされる）状態である。
【００２４】
前記バス制御手段（３１）は、システム制御プログラム書き込み可能状態を更に選択できるようにしてもよい。システム制御プログラム書き込み可能状態は、前記第１アドレスエリア（ＡＥ１）又は第３アドレスエリア（ＡＥ３）に対するアクセスを検出したとき内部バス（２２，２３）を前記ターゲットマイクロコンピュータ対応端子（２５）に接続し（これにより、評価用マイクロコンピュータチップの第1アドレスエリアの外部メモリに格納されている書き込み制御プログラムをリードして実行し、第3アドレスエリアのシステム制御プログラムをリードする）、前記第２アドレスエリア（ＡＥ２）に対するアクセスを検出したとき内部バス（２２，２３）を前記評価用端子（３０）に接続する（前記リードした第3アドレスエリアのシステム制御プログラムを第2アドレスエリアの外部ＲＯＭチップに書き込む）状態である。
【００２５】
【発明の実施の形態】
〔１〕評価用モジュール
図１には評価用モジュールの一例が示される。同図に示される評価用モジュール１は、夫々半導体集積回路化された評価用マイクロコンピュータチップ２、ＳＲＡＭチップ３、フラッシュメモリなどの電気的に書き換え可能なＲＯＭチップ（以下単にフラッシュＲＯＭチップとも記す）４を、１個のパッケージ５に内蔵した、マルチチップモジュールとして構成される。前記パッケージ５は前記評価用マイクロコンピュータチップのターゲットマイクロコンピュータ対応端子を外部端子（ユーザ機能端子）６として有し、当該外部端子６は、ターゲットマイクロコンピュータの外部端子と機能及び配置の点で互換性を有する。最適な態様では、前記パッケージ５は、仕様上、ターゲットマイクロコンピュータのパッケージと同一とされる。前記フラッシュＲＯＭチップ４をブート用ＲＯＭ、前記ＳＲＡＭチップ３をエミュレーション用ＲＡＭとも記す。
【００２６】
前記評価用マイクロコンピュータチップ２は、電気的に書き換え可能なフラッシュメモリ等をプログラムＲＯＭとして内蔵するターゲットマイクロコンピュータに対応されるものであり、基本的に、当該ターゲットマイクロコンピュータと同じデータ処理機能を実現するものであり、例えばターゲットマイクロコンピュータと同じＣＰＵを有し、ターゲットマイクロコンピュータと同じ周辺機能を実現している。但し、評価用マイクロコンピュータチップ２は前記プログラムＲＯＭを内蔵しない。デバッグを支援する性質上、外部ＲＡＭにターゲットプログラムを格納して実行させる方が使い勝手がよいからである。
【００２７】
前記ＳＲＡＭチップ３はターゲットマイクロコンピュータの内蔵プログラムＲＯＭを代替する。フラッシュＲＯＭチップ４はシステム制御プログラムやターゲットプログラム（ユーザプログラム）などの保持に利用される。
【００２８】
図１において７はモジュールアドレスバス（ASEA31-0）、８はモジュールデータバス（ASED31-0）、９はモジュールコントロールバスを意味する。それらバス７，８，９を評価バスとも総称する。図から明らかなように、評価用マイクロコンピュータチップ２は、ＳＲＡＭチップ３及びフラッシュＲＯＭチップ４を直結してアクセス制御するメモリインタフェース機能を有する。この機能により評価用マイクロコンピュータチップ２は、チップ選択信号/MCCS1，/MCCS0A，/MCCS0B、リード信号/RD、データセレクト信号/ASEDSLL，/ASEDSLH，/ASEDSHL，/ASEDSHH、ライト信号/WRの出力端子を有し、ＳＲＡＭチップ３及びフラッシュＲＯＭチップ４のチップ選択端子/CS及びチップイネーブル端子/CE、ＳＲＡＭチップ３のデータ選択端子/UB，/LB、ＳＲＡＭチップ３及びフラッシュＲＯＭチップ４のアウトプットイネーブル端子/OE、ＳＲＡＭチップ３及びフラッシュＲＯＭチップ４のライトイネーブル端子/WEに供給される。フラッシュＲＯＭチップ４のレディー・ビジー信号RDY/busyは評価用マイクロコンピュータチップ２のポートMCPORTに供給される。ＳＲＡＭチップ３は、特に制限されないが、スタティック型メモリセルを有する半導体メモリであり、既に公知であるからその詳細な説明は省略する。また、フラッシュＲＯＭチップ４は、特に制限されないが、フラッシュメモリ若しくはＥＥＰＲＯＭのようなＲＯＭであり、同じく公知であるからその詳細な説明は省略する。
【００２９】
前記ＲＯＭチップ４にはターゲットプログラムを格納し、このターゲットプログラムを前記ＳＲＡＭチップ３に内部転送し、エミュレーションに際して前記ＳＲＡＭチップ３をターゲットマイクロコンピュータ内蔵ＲＯＭのアドレスエリアにマッピングすることにより、評価用マイクロコンピュータチップ２はＳＲＡＭチップ３上のターゲットプログラムを実行して、ターゲットシステムを制御するころができる。このターゲットプログラムの実行状態を例えばターゲットシステム上で観測したりして、システムデバッグ若しくはソフトウェアデバッグを支援することができる。このとき、評価用モジュール１のユーザ機能端子６はターゲットマイクロコンピュータの外部端子と互換性を有しているから、ターゲットシステムのターゲットマイクロコンピュータＩＣソケットに前記評価用モジュール１を装着して、前記デバッグの支援を行なうことができる。したがって、自動車エンジン制御などの車載制御システムに対しても実使用環境下でのシステムデバッグ若しくはソフトウェアデバッグを容易に実現させることができる。更に、上記より、ターゲットシステムと評価用モジュール１との接続にはインタフェースケーブルを必要としないから、インタフェースケーブルの引回し等に起因する不所望なノイズの影響を受けず、マイクロコンピュータの動作周波数が高くてもデバッグの信頼性を保証することができる。例えば、従来33MHz程度のクロック周波数までエミュレーション可能であった場合、40〜60MHz程度までのクロック周波数に対応することができる。
【００３０】
〔２〕動作モードに応じたメモリマップ制御
図２には評価用マイクロコンピュータチップ２の一例が示される。評価用マイクロコンピュータチップ２は、ターゲットマイクロコンピュータの機能を少なくとも実現するため、ＣＰＵ２１、前記ＣＰＵ２１が結合する内部データバス２２及び内部アドレス・コントロールバス２３、ターゲットマイクロコンピュータ対応端子２５、ＤＭＡＣ（Direct Memory Access Controller：ダイレクト・メモリ・アクセス・コントローラ）２６、ＳＣＩ（Serial Communication interface：シリアル・コミュニケーション・インタフェース）２７、シリアル通信端子２８、ＲＡＭ２９を有する。評価用マイクロコンピュータチップ２は、デバッグ支援機能を実現するために、評価用端子３０、バス制御回路３１、デバッグ用メモリコントローラ３２、通信インタフェース３３、デバッグ専用通信端子３４、バスアービタ３５、モード端子３６を有する。前記バス制御回路３１は、前記モード端子３６などを介して指定された動作モードと前記アドレス・制御信号バス２３を介してアクセス対象とされるアドレスエリアとに基づいて前記内部バス２２，２３を前記評価用端子３０又はターゲットマイクロコンピュータ対応端子２５の何れか一方に接続するか若しくは双方に非接続とするかを制御する。
【００３１】
前記ターゲットマイクロコンピュータ対応端子２５は、図1のユーザ機能端子６に接続される端子である。ユーザ機能端子６は図示を省略するターゲットシステムのユーザバスに接続されることになる。前記評価用端子３０は、図1のモジュールアドレスバス７、モジュールデータバス８、及びモジュールコントロールバス９に結合される端子である。したがって、前記評価用端子３０は、電気的に書換え可能なフラッシュＲＯＭチップ４とＳＲＡＭチップ３を直結して制御可能な前記インタフェース信号/MCCS1，/MCCS0A，/MCCS0B，/RD，/ASEDSLL，/ASEDSLH，/ASEDSHL，/ASEDSHH，/WRを内部アドレス・コントロールバス２３を介して出力する端子が含まれている。
【００３２】
前記バス制御回路３１は、アドレスコンパレータ４０、モード制御回路４１、バスバッファ回路４２，４３を有する。バスバッファ回路４３は内部バス２２，２３を評価用端子３０に接続するトライステートバッファ回路であり、アドレス・制御信号の出力バッファ４３Ａとデータの入出力バッファ４３Ｄとを有する。出力バッファ４３Ａと入出力バッファ４３Ｄには夫々出力イネーブル信号と入力イネーブル信号が個別的に供給され、これによって入出力動作が制御される。図２においてそれら入出力イネーブル信号は符号４５によって総称される。前記バスバッファ回路４２は内部バス２２，２３をターゲットマイクロコンピュータ対応端子２５に接続するトライステートバッファ回路であり、アドレス・制御信号の出力バッファ４２Ａとデータの入出力バッファ４２Ｄとを有する。出力バッファ４２Ａと入出力バッファ４２Ｄには夫々出力イネーブル信号と入力イネーブル信号が個別的に供給され、これによって入出力動作が制御される。図２においてそれら入出力イネーブル信号は符号４４によって総称される。
【００３３】
前記アドレスコンパレータ４０は、ＣＰＵ２１が管理するアドレス空間上のアドレスエリア情報を有する。例えば図３に例示されるように、ＣＰＵ２１のアドレス空間をアドレスエリアＡＥ１〜ＡＥｉに分け、個々のアドレスエリアＡＥ１〜ＡＥｉのスタートアドレス及びエンドアドレス（若しくはスタートアドレス及びエリアサイズ）をアドレスエリア情報として有する。前記アドレスエリア情報で特定される個々のアドレスエリに割り当てられる物理空間（マイクロコンピュータ内部のＲＡＭ空間やＲＯＭ空間、外部のＲＡＭ空間やＲＯＭ空間など）は評価用マクロコンピュータチップ２の動作モードに応じて決定される。例えば、特定の動作モードにおいて、アドレスエリアＡＥ１には評価バスのＳＲＡＭチップ３が割り当てられ、アドレスエリアＡＥ２にはユーザ機能端子６に接続される外部メモリ空間が割り当てられる。
【００３４】
評価用マイクロコンピュータチップ２の動作モードはモード端子３６の状態等に従ってモード制御回路４１が認識する。前記アドレスコンパレータ４０はモード制御回路４１で認識された動作モードに応ずる制御信号５０を受け取り、この制御信号５０に基づいてアドレスエリア情報で特定される個々のアドレスエリアに割り当てられる物理空間の所在若しくはデバイスを認識する。このようにして、アドレスコンパレータ４０は、動作モードに応じたアドレスマッピングの状態を認識する。アドレスコンパレータ４０は、前記アドレスマッピング状態の認識結果に基づいて、内部バス２３上のアクセスアドレスで指定されるアクセス先を判定し、内部バス２２，２３上のデバイスがアクセスされる場合には双方のバスバッファ回路４２，４３を高インピーダンス状態に維持し、ユーザバス（前記ターゲットマイクロコンピュータ対応端子２５を介して前記ユーザ機能端子６に結合されるバス）又は評価用端子を介して接続される評価バス（７，８，９）に結合されたデバイスがアクセスされる場合は、アクセス制御信号（/MCRD，/MCWR）なども参照してバスバッファ回路４２又はバスバッファ回路４３を入力或いは出力動作させる。
【００３５】
ここで、評価用マイクロコンピュータチップ２の動作モードを説明する。評価用マイクロコンピュータチップ２は、マルチチップモード（MCモード）を有する。このマルチチップモードは、マルチチップモジュール化された評価用モジュール独特の新規な動作モードである。すなわち、マルチチップモードは、図１のマルチチップモジュール化された評価用マイクロコンピュータチップ２を用いてターゲットマイクロコンピュータの内蔵ＲＯＭのエミュレーションを行なう（実際には前記ＳＲＡＭチップ３及びＲＯＭチップ４を利用する）機能をサポートする動作モードである。このマルチチップモードにより、評価用モジュール１は、見掛上、ターゲットマイクロコンピュータと同様に動作することが可能になる。前記マルチチップモードは前記モード端子３６を介して設定され、その設定状態はモード制御回路４１が認識する。
【００３６】
前記マルチチップモードは更に、内蔵ＲＯＭ有効拡張モード、内蔵ＲＯＭ無効拡張モード、シングルチップモード、ブートモードなどの動作モードに細分化される。どの動作モードかは前記モード端子３６の状態で決まる。
【００３７】
評価用マイクロコンピュータチップ２に応ずるターゲットマイクロコンピュータは電気的に書き換え可能なプログラムＲＯＭを内蔵するが、評価用マイクロコンピュータチップ２はそのようなプログラムＲＯＭを内蔵せず、その機能をＳＲＡＭチップ３とフラッシュＲＯＭチップ４で代替する。したがって、ターゲットマイクロコンピュータの場合にはシングルチップモードでは外部メモリ空間のアクセスは不可能にされるが、評価用マイクロコンピュータチップ２の場合、前記内蔵プログラムＲＯＭが設けられていないので、評価バス（７，８，９）のＳＲＡＭチップ３のアクセスを可能とし、そのＳＲＡＭチップ３をターゲットマイクロコンピュータの内蔵プログラムＲＯＭがマッピングされるアドレスエリアＡＥ１に配置する。
【００３８】
拡張モードではＣＰＵ２１のアドレス空間はシングルチップモードよりも拡張される。マルチチップモードの内蔵ＲＯＭ有効拡張モードではシングルチップモード同様に、アドレスエリアＡＥ１にはＳＲＡＭチップ３がマッピングされる。
【００３９】
マルチチップモードの内蔵ＲＯＭ無効拡張モードでは内蔵ＲＯＭのアドレスエリアＡＥ１は外部メモリ空間にマッピングされる。
【００４０】
マルチチップモードのブートモードは、ターゲットマイクロコンピュータの内蔵ＲＯＭにユーザプログラムを最初に書き込むための動作（ブート動作）に応ずる動作モードであり、アドレスエリアＡＥ１には外部メモリがマッピングされ、ブート動作で利用される書き込み制御プログラムは当該外部メモリに配置されることになる。
【００４１】
前記マルチチップモードは、バンクモードとユーザモードの二つの動作モードを有する。モード端子３６がマルチチップモードを指定している状態で、パワーオンリセットが行なわれると、自動的にバンクモードとされる。夫々マルチチップモードにおいて、前記内蔵ＲＯＭ有効拡張モード、内蔵ＲＯＭ無効拡張モード、シングルチップモード、ブートモードの何れが指定されていても、最初はバンクモードのマルチチップモードとされる。バンクモードからユーザモードへの遷移は、アドレスエリアＡＥ１からの命令フェッチをモード制御回路４１が検出する事によって自動的に行なわれる。
【００４２】
前記バンクモードでは、評価用マイクロコンピュータチップ２はチップ選択信号/MCCS1によってフラッシュＲＯＭチップ４をアクセスできるようにされる。換言すれば、評価用マイクロコンピュータチップ２は、マルチチップモードにおけるバンクモードではフラッシュＲＯＭチップ４のアクセスが可能にされる。この例に従えば、マルチチップモードのバンクモードにおいてＲＯＭチップ４はアドレスエリアＡＥ２にマッピングされる。
【００４３】
動作モードに応じたメモリマップ制御の具体例を説明する。先ずＲＯＭ無効拡張モードによる初期書き込み動作を説明する。すなわち、その書き込み動作は、評価モジュール１をユーザのターゲットシステムに実装する前に、システム制御プログラムをフラッシュＲＯＭチップ４に書き込む動作である。この動作は、図示を省略する書き込み制御ボードに評価モジュール１を実装して行なう。評価モジュール１のユーザ機能端子６側のユーザバスには、外部メモリが配置され、その外部メモリには、書き込み制御を行なうための起動用プログラム、フラッシュＲＯＭチップ４に書き込むべきシステム制御プログラムが用意されている。
【００４４】
その状態で、マルチチップモードのＲＯＭ無効拡張モードを指定してパワーオンリセットを行なうと、評価用マイクロコンピュータチップ２のアドレス空間は図８に例示されるマッピング状態にされる。アドレスエリアＡＥ１にはユーザバスの外部メモリが配置され、アドレスエリアＡＥ２には評価バスのフラッシュＲＯＭチップ（ブート用ＲＯＭ）４が配置される。その動作モードで得られるアドレスマップをターゲットマイクロコンピュータ（ユーザＬＳＩとも記す）にＲＯＭ無効拡張モードを指定したときのアドレスマップと比較すると、アドレスエリアＡＥ２の配置が相違されている。
【００４５】
マルチチップモードのＲＯＭ無効拡張モードが設定された時の動作状態は図４に例示され、そのときのリセットベクタはアドレスエリアＡＥ１の所定アドレスとされ、ＣＰＵ２１はアドレスエリアＡＥ１の起動用外部メモリのプログラムを実行して、アドレスエリアＡＥ２のフラッシュＲＯＭチップ（ブート用ＲＯＭ）４にアドレスエリアＡＥ３のシステム制御プログラムを初期書き込みする事ができる。この動作は評価モジュール１をターゲットシステムに実装する前に行なわれるものであり、例えば、評価用モジュール１を製造する半導体メーカーも行なうことができる。
【００４６】
次に、ブートモードによるユーザプログラムの書き込み動作を説明する。この書き込み動作は、前記システム制御プログラムの初期書き込みを完了した評価モジュール１をターゲットシステムに実装した状態（オン・ボード状態）で行なわれる。先ず、マルチチップモードのブートモードを指定してパワーオンリセットを行なうと、評価用マイクロコンピュータチップ２のアドレス空間は図９に例示されるマッピング状態にされる。アドレスエリアＡＥ１には評価バスのＳＲＡＭチップ（エミュレーション用ＲＡＭ）３が配置され、アドレスエリアＡＥ２には評価バスのフラッシュＲＯＭチップ（ブート用ＲＯＭ）４が配置される。その動作モードで得られるアドレスマップをターゲットマイクロコンピュータにブートモードを指定したときのアドレスマップと比較すると、アドレスエリアＡＥ１，ＡＥ２の配置が相違されている。
【００４７】
マルチチップモードのブートモードが設定された時の動作状態は図５に例示され、そのときのリセットベクタはアドレスエリアＡＥ２の所定アドレスとされ、それによってＣＰＵ２１は、アドレスエリアＡＥ２に配置されたフラッシュＲＯＭチップ（ブート用ＲＯＭ）４のシステム制御プログラムを実行して、当該システム制御プログラムに含まれる書き込み制御プログラムをアドレスエリアＡＥ３などの内部ＲＡＭ空間に転送し、書き込み制御プログラムが転送された内部ＲＡＭアドレスに命令実行アドレスを分岐させ、ユーザプログラムをフラッシュＲＯＭチップ４に書き込み制御にする。ユーザプログラムはＳＣＩ２７から内部バス２２に供給される。
【００４８】
次に、ＲＯＭ有効拡張モード（又はシングルチップモード）によるユーザデバッグ動作を説明する。このデバッグ動作は、前記バンクモードでのターゲットプログラム（ユーザプログラム）セットアップ動作と、その完了後のユーザプログラム実行動作とに分けられる。
【００４９】
先ず、マルチチップモードでＲＯＭ有効拡張モード（又はシングルチップモード）が指定されてパワーオンリセットされると、評価用マイクロコンピュータチップ２のアドレス空間は図１０に例示されるマッピング状態とされる。アドレスエリアＡＥ１には評価バスのＳＲＡＭチップ（エミュレーション用ＲＡＭ）３が配置され、アドレスエリアＡＥ２には評価バスのフラッシュＲＯＭチップ（ブート用ＲＯＭ）４が配置される。その動作モードで得られるアドレスマップをターゲットマイクロコンピュータにＲＯＭ有効拡張モード（又はシングルチップモード）を指定したときのアドレスマップと比較すると、アドレスエリアＡＥ１，ＡＥ２の配置が相違されている。
【００５０】
マルチチップモードのＲＯＭ有効拡張モード（又はシングルチップモード）が設定された時の当初の動作状態は図６に例示され、そのときのリセットベクタはアドレスエリアＡＥ２の所定アドレスとされ、それによってＣＰＵ２１は、アドレスエリアＡＥ２に配置されたフラッシュＲＯＭチップ（ブート用ＲＯＭ）４のシステム制御プログラムを実行して、ユーザプログラムをＳＲＡＭチップ（エミュレーション用ＲＡＭ）３に内部転送する。これによってユーザプログラムのセットアップ動作を完了する。
【００５１】
内部転送終了後、ＣＰＵ２１の命令実行アドレスはアドレスエリアＡＥ１のリセットベクタに分岐してＳＲＡＭチップ４のユーザプログラムを実行開始する。このとき、モード制御回路４１はアドレスエリアＡＥ１からの命令フェッチをＣＰＵ２１の信号５１で検知し、これによって、そのときのバンクモードは自動的にユーザモードに遷移される。
【００５２】
マルチチップモードのＲＯＭ有効拡張モード（又はシングルチップモード）においてユーザモードに遷移された時のアドレスマップは、図７及び図１１に例示されように、フラッシュＲＯＭチップ（ブート用ＲＯＭ）４がアドレスエリアＡＥ２から切り離され、アドレスエリアＡＥ２にはユーザバスのデバイスがマッピングされ、ＳＲＡＭチップ（エミュレーション用ＲＡＭ）３がアドレスエリアＡＥ１に配置される。これによって、ＣＰＵ２１は、ＳＲＡＭチップ４上のユーザプログラムを実行し、このとき、その他のアドレスエリアは、ターゲットマイクロコンピュータのＲＯＭ有効拡張モード（又はシングルチップモード）と同じにされる。換言すれば、評価モジュール１によるその状態でのユーザプログラムの実行によって、ターゲットマイクロコンピュータの内蔵プログラムＲＯＭを用いた動作を評価できる。
【００５３】
上記動作モードに応じたアドレスエリアのマッピング制御に従ってバス制御回路３１によるバス制御が行なわれることにより、ターゲットマイクロコンピュータ内蔵ＲＯＭをＳＲＡＭチップ（エミュレーション用ＲＡＭ）３で代替させてターゲットプログラムを実行しながらデバッグを支援することができる。
【００５４】
〔３〕ユーザリソースと分離したデバッグ専用入出力機構
図２に示されるデバッグ用メモリコントローラ３２は、前記ＣＰＵ２１に代わり前記内部バス２２，２３を介してアクセス制御可能なデバッグ用バスマスタ手段であり、例えばＤＭＡＣと同様のデータ転送制御チャネルを有する。但し、データ転送制御情報の初期設定はＣＰＵ２１では行なうことはできない。換言すれば、デバッグ用メモリコントローラ３２に内蔵されたデータ転送制御用データを保持する制御レジスタがＣＰＵ２１のアドレス空間には配置されていない。制御情報及び転送データは、通信インタフェース３３を介して評価用マイクロコンピュータチップ２の外部とやり取りする。通信インタフェース３３の動作は端子３４から入力されるクロック信号に同期され、転送動作の開始タイミングなどを規定する同期化制御信号も外部から端子３４を介して入力される。
【００５５】
図１２には前記デバッグ用メモリコントローラ３２を用いたデータ転送動作の一例が示される。同図に示される例では、通信データは４ビットシリアルとされ、データ読み出し動作の一例が示される。データ読み出しコマンドＤＩＲに続けてアドレスが入力される。デバッグ用メモリコントローラ３２はその入力コマンドを解読し、入力アドレスのデータを読み出し制御する。例えば、ＳＲＡＭチップ４に格納されている制御用パラメータなどを読み出す。読み出しデータが揃うまで、出力動作を待機させ、レディー状態で、所要のデータを通信インタフェース３３を介して端子３４から出力する。
【００５６】
前記デバッグ用メモリコントローラ３２及び通信インタフェース３３を採用することにより、ターゲットシステムのハードウェア及びソフトウェア双方のリソースを用いることなく、前記ターゲットマイクロコンピュータ内蔵ＲＯＭを代替するＳＲＡＭチップ３上のシステム制御データ等を変更できる。例えば自動車エンジン制御システムを実使用環境下でデバッグするとき、燃料噴射量や噴射タイミングの制御データなどを適宜変更しながらデバッグを行うことができ、パラメータのチューニングなどを容易に行える。
【００５７】
図１３には前記評価モジュール１を用いたデバッグシステムの一例が示される。６０はターゲットシステムである。評価用モジュール１は、ターゲットシステム６０のターゲットマイクロコンピュータのＩＣソケットに装着する。ＰＣ（Personal Computer）又はＥＷＳ（Engineering Workstation）は通信インタフェース３３に接続されたホスト装置７３である。通信インタフェース３３に接続する端子３４は、評価モジュール１のユーザ側ピンとは分離された別の外部ピンに結合され、当該外部ピンにホスト装置７３が結合されている。
【００５８】
図１４において２ａは前記評価用マイクロコンピュータチップ２だけをパッケージに封入して成る評価用マイクロコンピュータＬＳＩである。７０は評価用ボード若しくはエミュレーションポッドを構成するための配線基板であり、これに、評価用マイクロコンピュータＬＳＩ２ａと、夫々パッケージに封入されたフラッシュＲＯＭ４ａ及びＳＲＡＭ３ａとが実装され、前記評価モジュールと同一機能を有する評価用ボードが構成される。評価用マイクロコンピュータＬＳＩ２ａの外部ピンはターゲットマイクロコンピュータと完全同一でなくてもよい。当該ＬＳＩ２ａのユーザ側ピンはインタフェースケーブル７１で延長されてターゲットシステム６０のターゲットマイクロコンピュータＩＣソケットに結合される。通信インタフェース３３の外部ピンは専用信号線７４でホスト装置７３に結合される。図１４と図１３を比べれば明らかなように、評価用マイクロコンピュータチップとターゲットマイクロコンピュータのＩＣソケットとの間には、図１３の構成では実際のシステムに比べて何も余計な回路や配線が存在しない。図１４の場合はインタフェースケーブル７１が介在されている。更に、図１３の場合にはデバッグシステムそれ自体も小型化される。
【００５９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６０】
例えば、評価モジュールに内蔵されるＲＡＭチップはＳＲＡＭに限定されず、シンクロナスＳＲＡＭ、シンクロナスＤＲＡＭ等のメモリであってもよい。評価モジュールに内蔵されるＲＯＭチップはフラッシュメモリに限定されずＥＥＰＲＯＭであってもよい。マイクロコンピュータの内蔵回路モジュールは図２に限定されず適宜変更可能である。また、評価モジュールの動作モードは上記の例に限定されず、例えばマルチチップモードにおけるバンクモードからユーザモードへの遷移を自動化しなくてもよい。更に、ターゲットマイクロコンピュータの内蔵ＲＯＭはフラッシュメモリに限定されず、マスクＲＯＭ、ＥＰＲＯＭなどであってもよい。また、本発明に係る評価モジュールや評価用マイクロコンピュータチップは車載用途のシステムのデバッグに用いる場合に限定されず、マイクロコンピュータが組み込まれた種々のデータ処理システムに対するデバッグ用途に適用することができる。
【００６１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６２】
評価用マイクロコンピュータチップ、そのターゲットマイクロコンピュータの内蔵ＲＯＭを代替するＲＡＭチップ、システム制御プログラムやユーザプログラム（ターゲットプログラム）の格納領域に割り当てられるＲＯＭチップを、外部端子に関し前記ターゲットマイクロコンピュータとの間で互換性を有するパッケージに実装して、評価モジュールを構成するから、ユーザ使用状態でのデバッグが可能である。即ち、ターゲットシステムのターゲットマイクロコンピュータ搭載ソケットに前記評価用モジュールを装着するか、若しくはターゲットシステムのボード上に直接実装するかして、ターゲットシステムのデバッグを支援することができる。ユーザのターゲットシステム上でターゲットマイクロコンピュータをそのまま評価モジュールに置き換えて、システムデバッグ若しくはソフトウェアデバッグが可能である。したがって、実使用環境下でのシステムデバッグ若しくはソフトウェアデバッグを容易に実現させることができる。
【００６３】
上記より、ターゲットシステムと評価用モジュールとの接続にはインタフェースケーブルを必要としないから、インタフェースケーブルの引回し等に起因する不所望なノイズの影響を受けず、マイクロコンピュータの動作周波数が高くてもデバッグの信頼性を保証することができる。特に、アナログ機能の精度がターゲットマイクロコンピュータと大差のないデバッグツールの構築が可能である。
【００６４】
評価用マイクロコンピュータチップはＲＡＭ及びＲＯＭを直結してアクセス制御可能な直結インタフェース仕様を有するから、バストランシーバなどの付加回路を介在させることを要せず、アクセスタイムを制限するようなオーバヘッドを最小限とすることができる。
【００６５】
ターゲットマイクロコンピュータの内蔵ＲＯＭを代替するＲＡＭチップや電気的に書き換え可能なＲＯＭチップのアドレスマッピングを、評価用マイクロコンピュータチップの動作モードとアクセス対象とされるアドレスエリアとに基づいて切換え制御することにより、ターゲットマイクロコンピュータ内蔵ＲＯＭを外部ＲＡＭチップで代替させてターゲットプログラムを実行しながらデバッグを支援することができる。
【００６６】
評価用マイクロコンピュータチップのＣＰＵとは別にその内部バスを介してアクセス制御可能なデバッグ用バスマスタ手段と、それに対するアクセス制御情報を外部から受け取る評価用外部インタフェース手段とを評価用マイクロコンピュータチップに含めることにより、ターゲットシステムのハードウェア及びソフトウェア双方のリソースを用いることなく、前記内蔵ＲＯＭ代替用のＲＡＭチップ上の制御データ等を変更できる。したがって、パラメータチューニングが容易になる。換言すれば、ターゲットプログラム（ユーザプログラム）に負うことなく（ターゲットプログラムを変更することなく）ターゲットプログラム実行中に制御データの変更が外部から可能なため、パラメーターチューニング等のデバッグが容易である。
【図面の簡単な説明】
【図１】本発明に係る評価用モジュールの一例を示すブロック図である。
【図２】本発明に係る評価用マイクロコンピュータチップの一例を示すブロック図である。
【図３】アドレスエリアの一例を示す説明図である。
【図４】システム制御プログラム書き込み時における動作説明図である。
【図５】ターゲットプログラム書き込み時における動作説明図である。
【図６】システムセットアップ時における動作説明図である。
【図７】ターゲットプログラム実行時における動作説明図である。
【図８】システム制御プログラム書き込み時におけるアドレスマップの一例を示す説明図である。
【図９】ターゲットプログラム書き込み時におけるアドレスマップの一例を示す説明図である。
【図１０】システムセットアップ時におけるアドレスマップの一例を示す説明図である。
【図１１】ターゲットプログラム実行時におけるアドレスマップの一例を示す説明図である。
【図１２】デバッグ用メモリコントローラを用いたデータ転送動作の一例を示すタイミングチャートである。
【図１３】評価用モジュールを用いたデバッグシステムの一例を示すブロック図である。
【図１４】評価用マイクロコンピュータチップ単体の評価用マイクロコンピュータＬＳＩを用いたデバッグシステムの一例を示すブロック図である。
【符号の説明】
１ 評価用モジュール
２ 評価用マイクロコンピュータチップ
３ ＳＲＡＭチップ
４ フラッシュＲＯＭチップ
６ ユーザ機能端子
７ モジュールアドレスバス
８ モジュールデータバス
９ モジュールコントロールバス
２１ ＣＰＵ
２２ 内部データバス
２３ 内部アドレス・コントロールバス
３１ バス制御回路
３２ デバッグ用メモリコントローラ
４０ アドレスコンパレータ
４１ モード制御回路
４２、４３ バスバッファ回路
ＡＥ１〜ＡＥｉ アドレスエリア
６０ ターゲットシステム
７３ ホスト装置
【発明の属する技術分野】
本発明は、ＲＯＭ（Read Only Memory：リード・オンリ・メモリ）を内蔵するマイクロコンピュータ（マイクロプロセッサ、マイクロコントローラ、データプロセッサ等と称されることもある）の応用システムのシステムデバッグ若しくはソフトウェアデバッグを支援するための技術に関し、例えば、実使用環境下でのシステムデバッグ若しくはソフトウェアデバッグの実現に適用して有効な技術に関する。
【０００２】
【従来の技術】
産業機器などに組み込まれて利用されるマイクロプロセッサの応用システム（ターゲットシステム）には実使用環境下でのシステムデバッグやソフトウェアデバッグが要求されることが多い。例えば自動車エンジン制御などの車載制御用途では、実際に車両を走行させながらソフトウェアデバッグや制御データなどのチューニング等を行なうことが要求される。
【０００３】
従来は評価用のマイクロコンピュータを代替メモリなどと一緒に回路基板に実装してエミュレーションボードを構成していた。評価の対象とされるマイクロコンピュータ（ターゲットマイクロコンピュータ）がＲＯＭを内蔵するとき、対応される評価用マイクロコンピュータは前記ターゲットマイクロコンピュータのＲＯＭを内蔵せず、これを代替するためにエミュレーションボード上にＳＲＡＭ（Static Random Access Memory：スタティック・ランダム・アクセス・メモリ）を実装する。前記内蔵ＲＯＭをそのＳＲＡＭで代替させるための空間切換え制御用ロジックなどがエミュレーションボード上に搭載されなければならない。
【０００４】
尚、評価用マイクロコンピュータについて記載された文献の例として特開平１−２１７６４９号公報がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、配線基板に代替ＳＲＡＭ及び空間切換え制御用ロジックなどの回路と共に評価用マイクロコンピュータチップが実装されて成るエミュレーションボードは、ターゲットマイクロコンピュータのサイズよりも当然大きくなり、実使用環境下でターゲットシステムに組み込む事も容易ではない。エミュレーションボードを直接ターゲットシステムのマイクロコンピュータソケットに直結するのは難しい。エミュレーションボードとターゲットシステムとをインタフェースケーブルで接続しなければならない。インタフェースケーブルを介することにより伝播信号波形の歪が大きくなり、ターゲットマイクロコンピュータ内蔵ＲＯＭをインタフェースケーブルを介してターゲットボード上のＲＯＭで代替させることは益々困難になると予想される。また、インタフェースケーブル上でのアナログ系信号の歪は無視する事ができなくなる。これらによって、実使用環境下でのデバッグの信頼性が著しく低下することが懸念される。
【０００６】
本発明の目的は、実使用環境下でのシステムデバッグ若しくはソフトウェアデバッグを実現させることができるようにすることである。
【０００７】
詳しくは、ＲＯＭ内蔵マイクロコンピュータの応用システムを評価するのに必要な従来のエミュレーションボードのような機能を小型に達成でき、ターゲットシステムのマイクロコンピュータソケットなどに直接搭載若しくはターゲットシステムのボード上に直接実装できる評価用モジュール、そしてそのための評価用マイクロコンピュータを提供することにある。
【０００８】
また、信号ノイズ等の点で実使用環境下に極めて近い状態でターゲットシステムを評価可能にする評価用マイクロコンピュータそして評価用モジュールを提供することにある。
【０００９】
更に、パラメータチューニングなどを容易に行なえる評価用マイクロコンピュータ、評価用モジュールを提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
〔１〕ＲＯＭを内蔵するターゲットマイクロコンピュータに対応させた前記ＲＯＭ無しの評価用マイクロコンピュータチップ（２）、前記内蔵ＲＯＭを代替するＲＡＭチップ（３）、システム制御プログラムやターゲットプログラム（ユーザプログラム）などの保持に利用される電気的に書き換え可能なＲＯＭチップ（４）を、１個のパッケージ（５）に含めて評価用モジュール（１）を構成する。前記パッケージは前記評価用マイクロコンピュータチップのターゲットマイクロコンピュータ対応端子を外部端子（６）として有し、当該外部端子は、ターゲットマイクロコンピュータの外部端子と互換性を有する。最適な態様では、前記パッケージは、仕様上、ターゲットマイクロコンピュータのパッケージと同一とすることができる。
【００１３】
上記より、評価用マイクロコンピュータチップの外部ＲＯＭチップ（４）にはターゲットプログラムを格納し、このターゲットプログラムを前記ＲＡＭチップ（３）に内部転送し、エミュレーションに際して前記ＲＡＭチップ（３）をターゲットマイクロコンピュータ内蔵ＲＯＭのアドレスエリア（ＡＥ１）にマッピングする事により、評価用マイクロコンピュータチップはＲＡＭチップ（３）上のターゲットプログラムを実行して、ターゲットシステム（６０）を制御する。このターゲットプログラムの実行状態を例えばターゲットシステム上で観測したりして、システムデバッグ若しくはソフトウェアデバッグを支援する事ができる。このとき、評価用モジュールの外部端子（６）はターゲットマイクロコンピュータの外部端子と互換性を有しているから、ターゲットシステムのターゲットマイクロコンピュータ搭載ソケットに前記評価用モジュールを装着して、前記デバッグの支援を行なうことができる。したがって、自動車エンジン制御などの車載制御システムに対しても実使用環境下でのシステムデバッグ若しくはソフトウェアデバッグを容易に実現させることができる。上記より、ターゲットシステムと評価用モジュールとの接続にはインタフェースケーブルを必要としないから、インタフェースケーブルの引回し等に起因する不所望なノイズの影響を受けず、マイクロコンピュータの動作周波数が高くてもデバッグの信頼性を保証することができる。
【００１４】
〔２〕ターゲットマイクロコンピュータの内蔵ＲＯＭを代替する前記外部ＲＡＭチップ（３）や電気的に書き換え可能なＲＯＭチップ（４）のアドレスマッピングは、ターゲットプログラムの実行中とそうでない場合とで切換え制御される事が必要である。このようなアドレスマップ制御に着目した前記評価用マイクロコンピュータチップは、ＣＰＵ（Central Processing Unit：中央処理装置）（２１）と、前記ＣＰＵが結合する内部バス（２２，２３）と、評価用端子（３０）と、ターゲットマイクロコンピュータ対応端子（２５）と、指定された動作モードとアクセス対象とされるアドレスエリアとに基づいて前記内部バスを前記評価用端子又はターゲットマイクロコンピュータ対応端子の何れか一方に接続するか若しくは双方に非接続とするかを制御するバス制御手段（３１）とを有する。そして、前記評価用端子は、電気的に書換え可能なＲＯＭとＲＡＭを直結して制御可能な信号入出力が行なわれるようにする。即ち、前記評用価端子を、電気的に書換え可能なＲＯＭとＲＡＭの直結インタフェース仕様とする。
【００１５】
例えば、前記評価用端子（３０）に、前記ターゲットマイクロコンピュータの内蔵ＲＯＭを代替するＲＡＭチップ（３）、システム制御プログラムやターゲットプログラムなどの保持に利用される電気的に書き換え可能なＲＯＭチップ（４）を接続した場合、前記外部ＲＯＭチップ（４）にターゲットプログラムを格納する動作モードでは、ターゲットマイクロコンピュータの評価用端子側のバス若しくは評価用バス端子に外部ＲＯＭチップ（４）をマッピングする。ＲＯＭチップ（４）に格納されたターゲットプログラムをＲＡＭチップ（３）に転送する動作モードでは、ターゲットマイクロコンピュータの評価用端子側バス若しくは評価用バス端子に前記ＲＯＭチップ（４）及びＲＡＭチップ（３）の双方をマッピングする。ＲＡＭチップ（３）への転送後にターゲットプログラムを実行する動作モードでは、前記ターゲットマイクロコンピュータの内蔵ＲＯＭのアドレスエリア（ＡＥ１）に前記外部ＲＡＭチップ（３）をマッピングし、前記外部ＲＯＭチップ（４）に対してはアクセス不可能とする。
【００１６】
上記動作モードに応じたアドレスエリアのマッピング制御に従ってバス制御手段によるバス制御が行なわれることにより、ターゲットマイクロコンピュータ内蔵ＲＯＭを外部ＲＡＭチップで代替させてターゲットプログラムを実行しながらデバッグを支援することができる。
【００１７】
前記ＣＰＵに代わり前記内部バスを介してアクセス制御可能なデバッグ用バスマスタ手段（３２）と、前記バスマスタ手段によるアクセス制御のためのアクセス制御情報を外部から受け取る評価用外部インタフェース手段（３３）とを更に含めることができる。これにより、ターゲットシステムのハードウェア及びソフトウェア双方のリソースを用いることなく、前記内蔵ＲＯＭ代替用のＲＡＭチップ（３）上の制御データ等を変更できる。したがって、パラメータチューニングなどのデバッグが容易になる。その様な制御データとして例えば自動車エンジン制御では燃料噴射量や噴射タイミングの制御データなどを挙げることができる。本明細書において、前記制御データはターゲットプログラムの一部を構成する情報として把握する。
【００１８】
評価用モジュール（１）を用いたデバッグシステムは、評価モジュールの前記評価用外部インタフェース手段（３３）などにホスト装置（７３）を接続して構成することができる。
【００１９】
〔３〕前記アドレスマップ制御によるバス制御が行なわれる前記評価用マイクロコンピュータチップを用いた評価用モジュール（１）は、前記評価用マイクロコンピュータチップ（２）と共に、当該評価用マイクロコンピュータチップの評価用端子に接続されたＲＡＭチップ（３）、及び前記評価用マイクロコンピュータの評価用端子に接続され電気的に書換え可能なＲＯＭチップ（４）を、１個のパッケージ（５）に含んで構成できる。前記パッケージは前記評価用マイクロコンピュータチップのターゲットマイクロコンピュータ対応端子を外部端子（６）として有し、当該外部端子（６）は、ターゲットマイクロコンピュータの外部端子と互換性を有し、前記パッケージ（５）はターゲットマイクロコンピュータのパッケージと仕様上、同一とするのが最適である。
【００２０】
前記評価用端子に接続された前記ＲＯＭチップ（４）はシステム制御プログラムの格納領域（４１）及びターゲットプログラムの格納領域（４２）を有する。このとき、前記評価用マイクロコンピュータチップ（２）は、第３動作モードが指示されることにより、評価用マイクロコンピュータチップ（２）の外部メモリ空間に配置されることになるリセット時実行の命令アドレス（リセットベクタ）からプログラムを実行して、評価用端子に接続された前記ＲＯＭチップ（４）のシステム制御プログラム格納領域（４1）にシステム制御プログラムを書き込み制御することができる。また、評価用マイクロコンピュータチップは、第１動作モードが指示されることにより、システム制御プログラム格納領域（４１）に格納されたプログラムに従ってターゲットプログラム格納領域(４２)にターゲットプログラムを格納することができる。また、評価用マイクロコンピュータチップは、第２動作モードが指示されることにより、前記システム制御プログラム格納領域（４１）に格納されたプログラムに従って評価用端子に接続された前記ＲＯＭチップ（４）に格納されているターゲットプログラムを前記ＲＡＭチップ（３）に転送し、転送終了後、前記ＲＡＭチップに格納されたターゲットプログラムを実行することができる。
【００２１】
〔４〕前記アドレスマップ制御に応じたバス制御が行なわれる前記評価用マイクロコンピュータチップにおけるバス制御手段の更に具体的な制御態様に係る発明では、前記ターゲットマイクロコンピュータのアドレスマップは第１アドレスエリア（ＡＥ１）、第２アドレスエリア（ＡＥ２）及び第３アドレスエリア（ＡＥ３）を含むものとする。例えば第1アドレスエリアはターゲットマイクロコンピュータの内蔵ＲＯＭがマッピングされている内蔵ＲＯＭエリア、第２及び第３アドレスエリアはターゲットマイクロコンピュータの外部メモリがマッピングされている外部メモリエリアとすることができる。前記評価用端子（３０）には前記内蔵ＲＯＭ代替用のＲＡＭチップ（３）、電気的に書き換え可能なＲＯＭチップ（４）を接続するものとする。外部ＲＡＭチップ（３）は第1アドレスエリア（ＡＥ１）に重ねられ、外部ＲＯＭチップ（４）は第２アドレスエリア（ＡＥ２）に重ねられるものとする。このとき、前記バス制御手段（３１）は、動作モード指定情報に従って、ターゲットプログラム書き込み可能状態又はターゲットプログラム実行可能状態を選択可能とされる。
【００２２】
前記ターゲットプログラム書き込み可能状態は、前記第２アドレスエリア（ＡＥ２）に対するアクセスを検出したとき内部バス（２２，２３）を前記評価用端子（３０）に接続し（評価用端子に接続されたＲＯＭチップ保有のシステム制御プログラムをリードアクセスし、或いはダウンロードされたターゲットプログラムを評価用端子に接続されたＲＯＭチップにライト可能にする）、前記第３アドレスエリア（ＡＥ３）に対するアクセスを検出したとき内部バス（２２，２３）を前記評価用端子（３０）及び前記ターゲットマイクロコンピュータ対応端子（２５）の双方に非接続とする（評価用端子からリードアクセスしたシステム制御プログラムを評価用マイクロコンピュータチップの内蔵ＲＡＭにライトし、また、内蔵ＲＡＭからシステム制御プログラムをリード可能にする）状態である。
【００２３】
前記ターゲットプログラム実行可能状態は、前記第１アドレスエリア（ＡＥ１）又は第２アドレスエリア（ＡＥ２）に対するアクセスを検出したとき前記内部バス（２２，２３）を前記評価用端子（３０）に接続し（外部ＲＯＭチップに格納されているシステム制御プログラムをフェッチし、これを実行して、外部ＲＯＭチップ上のターゲットプログラムを代替ＲＡＭチップにライト可能にする）、特定の制御条件一致を示す信号（５１）がアサートされた後は、前記第１アドレスエリア（ＡＥ１）に対するアクセスを検出したとき内部バス（２２，２３）を前記評価用端子（３０）に接続する（これによってターゲットマイクロコンピューのタ内蔵ＲＯＭを代替ＲＡＭチップ上のプログラムをフェッチする）と共に前記第２アドレスエリア（ＡＥ２）に対するアクセスを検出したとき内部バス（２２，２３）を前記ターゲットマイクロコンピュータ対応端子（２５）に接続する（これにより外部ＲＯＭチップのマッピングアドレスに重なったターゲットシステム上のアドレス空間がアクセスされる）状態である。
【００２４】
前記バス制御手段（３１）は、システム制御プログラム書き込み可能状態を更に選択できるようにしてもよい。システム制御プログラム書き込み可能状態は、前記第１アドレスエリア（ＡＥ１）又は第３アドレスエリア（ＡＥ３）に対するアクセスを検出したとき内部バス（２２，２３）を前記ターゲットマイクロコンピュータ対応端子（２５）に接続し（これにより、評価用マイクロコンピュータチップの第1アドレスエリアの外部メモリに格納されている書き込み制御プログラムをリードして実行し、第3アドレスエリアのシステム制御プログラムをリードする）、前記第２アドレスエリア（ＡＥ２）に対するアクセスを検出したとき内部バス（２２，２３）を前記評価用端子（３０）に接続する（前記リードした第3アドレスエリアのシステム制御プログラムを第2アドレスエリアの外部ＲＯＭチップに書き込む）状態である。
【００２５】
【発明の実施の形態】
〔１〕評価用モジュール
図１には評価用モジュールの一例が示される。同図に示される評価用モジュール１は、夫々半導体集積回路化された評価用マイクロコンピュータチップ２、ＳＲＡＭチップ３、フラッシュメモリなどの電気的に書き換え可能なＲＯＭチップ（以下単にフラッシュＲＯＭチップとも記す）４を、１個のパッケージ５に内蔵した、マルチチップモジュールとして構成される。前記パッケージ５は前記評価用マイクロコンピュータチップのターゲットマイクロコンピュータ対応端子を外部端子（ユーザ機能端子）６として有し、当該外部端子６は、ターゲットマイクロコンピュータの外部端子と機能及び配置の点で互換性を有する。最適な態様では、前記パッケージ５は、仕様上、ターゲットマイクロコンピュータのパッケージと同一とされる。前記フラッシュＲＯＭチップ４をブート用ＲＯＭ、前記ＳＲＡＭチップ３をエミュレーション用ＲＡＭとも記す。
【００２６】
前記評価用マイクロコンピュータチップ２は、電気的に書き換え可能なフラッシュメモリ等をプログラムＲＯＭとして内蔵するターゲットマイクロコンピュータに対応されるものであり、基本的に、当該ターゲットマイクロコンピュータと同じデータ処理機能を実現するものであり、例えばターゲットマイクロコンピュータと同じＣＰＵを有し、ターゲットマイクロコンピュータと同じ周辺機能を実現している。但し、評価用マイクロコンピュータチップ２は前記プログラムＲＯＭを内蔵しない。デバッグを支援する性質上、外部ＲＡＭにターゲットプログラムを格納して実行させる方が使い勝手がよいからである。
【００２７】
前記ＳＲＡＭチップ３はターゲットマイクロコンピュータの内蔵プログラムＲＯＭを代替する。フラッシュＲＯＭチップ４はシステム制御プログラムやターゲットプログラム（ユーザプログラム）などの保持に利用される。
【００２８】
図１において７はモジュールアドレスバス（ASEA31-0）、８はモジュールデータバス（ASED31-0）、９はモジュールコントロールバスを意味する。それらバス７，８，９を評価バスとも総称する。図から明らかなように、評価用マイクロコンピュータチップ２は、ＳＲＡＭチップ３及びフラッシュＲＯＭチップ４を直結してアクセス制御するメモリインタフェース機能を有する。この機能により評価用マイクロコンピュータチップ２は、チップ選択信号/MCCS1，/MCCS0A，/MCCS0B、リード信号/RD、データセレクト信号/ASEDSLL，/ASEDSLH，/ASEDSHL，/ASEDSHH、ライト信号/WRの出力端子を有し、ＳＲＡＭチップ３及びフラッシュＲＯＭチップ４のチップ選択端子/CS及びチップイネーブル端子/CE、ＳＲＡＭチップ３のデータ選択端子/UB，/LB、ＳＲＡＭチップ３及びフラッシュＲＯＭチップ４のアウトプットイネーブル端子/OE、ＳＲＡＭチップ３及びフラッシュＲＯＭチップ４のライトイネーブル端子/WEに供給される。フラッシュＲＯＭチップ４のレディー・ビジー信号RDY/busyは評価用マイクロコンピュータチップ２のポートMCPORTに供給される。ＳＲＡＭチップ３は、特に制限されないが、スタティック型メモリセルを有する半導体メモリであり、既に公知であるからその詳細な説明は省略する。また、フラッシュＲＯＭチップ４は、特に制限されないが、フラッシュメモリ若しくはＥＥＰＲＯＭのようなＲＯＭであり、同じく公知であるからその詳細な説明は省略する。
【００２９】
前記ＲＯＭチップ４にはターゲットプログラムを格納し、このターゲットプログラムを前記ＳＲＡＭチップ３に内部転送し、エミュレーションに際して前記ＳＲＡＭチップ３をターゲットマイクロコンピュータ内蔵ＲＯＭのアドレスエリアにマッピングすることにより、評価用マイクロコンピュータチップ２はＳＲＡＭチップ３上のターゲットプログラムを実行して、ターゲットシステムを制御するころができる。このターゲットプログラムの実行状態を例えばターゲットシステム上で観測したりして、システムデバッグ若しくはソフトウェアデバッグを支援することができる。このとき、評価用モジュール１のユーザ機能端子６はターゲットマイクロコンピュータの外部端子と互換性を有しているから、ターゲットシステムのターゲットマイクロコンピュータＩＣソケットに前記評価用モジュール１を装着して、前記デバッグの支援を行なうことができる。したがって、自動車エンジン制御などの車載制御システムに対しても実使用環境下でのシステムデバッグ若しくはソフトウェアデバッグを容易に実現させることができる。更に、上記より、ターゲットシステムと評価用モジュール１との接続にはインタフェースケーブルを必要としないから、インタフェースケーブルの引回し等に起因する不所望なノイズの影響を受けず、マイクロコンピュータの動作周波数が高くてもデバッグの信頼性を保証することができる。例えば、従来33MHz程度のクロック周波数までエミュレーション可能であった場合、40〜60MHz程度までのクロック周波数に対応することができる。
【００３０】
〔２〕動作モードに応じたメモリマップ制御
図２には評価用マイクロコンピュータチップ２の一例が示される。評価用マイクロコンピュータチップ２は、ターゲットマイクロコンピュータの機能を少なくとも実現するため、ＣＰＵ２１、前記ＣＰＵ２１が結合する内部データバス２２及び内部アドレス・コントロールバス２３、ターゲットマイクロコンピュータ対応端子２５、ＤＭＡＣ（Direct Memory Access Controller：ダイレクト・メモリ・アクセス・コントローラ）２６、ＳＣＩ（Serial Communication interface：シリアル・コミュニケーション・インタフェース）２７、シリアル通信端子２８、ＲＡＭ２９を有する。評価用マイクロコンピュータチップ２は、デバッグ支援機能を実現するために、評価用端子３０、バス制御回路３１、デバッグ用メモリコントローラ３２、通信インタフェース３３、デバッグ専用通信端子３４、バスアービタ３５、モード端子３６を有する。前記バス制御回路３１は、前記モード端子３６などを介して指定された動作モードと前記アドレス・制御信号バス２３を介してアクセス対象とされるアドレスエリアとに基づいて前記内部バス２２，２３を前記評価用端子３０又はターゲットマイクロコンピュータ対応端子２５の何れか一方に接続するか若しくは双方に非接続とするかを制御する。
【００３１】
前記ターゲットマイクロコンピュータ対応端子２５は、図1のユーザ機能端子６に接続される端子である。ユーザ機能端子６は図示を省略するターゲットシステムのユーザバスに接続されることになる。前記評価用端子３０は、図1のモジュールアドレスバス７、モジュールデータバス８、及びモジュールコントロールバス９に結合される端子である。したがって、前記評価用端子３０は、電気的に書換え可能なフラッシュＲＯＭチップ４とＳＲＡＭチップ３を直結して制御可能な前記インタフェース信号/MCCS1，/MCCS0A，/MCCS0B，/RD，/ASEDSLL，/ASEDSLH，/ASEDSHL，/ASEDSHH，/WRを内部アドレス・コントロールバス２３を介して出力する端子が含まれている。
【００３２】
前記バス制御回路３１は、アドレスコンパレータ４０、モード制御回路４１、バスバッファ回路４２，４３を有する。バスバッファ回路４３は内部バス２２，２３を評価用端子３０に接続するトライステートバッファ回路であり、アドレス・制御信号の出力バッファ４３Ａとデータの入出力バッファ４３Ｄとを有する。出力バッファ４３Ａと入出力バッファ４３Ｄには夫々出力イネーブル信号と入力イネーブル信号が個別的に供給され、これによって入出力動作が制御される。図２においてそれら入出力イネーブル信号は符号４５によって総称される。前記バスバッファ回路４２は内部バス２２，２３をターゲットマイクロコンピュータ対応端子２５に接続するトライステートバッファ回路であり、アドレス・制御信号の出力バッファ４２Ａとデータの入出力バッファ４２Ｄとを有する。出力バッファ４２Ａと入出力バッファ４２Ｄには夫々出力イネーブル信号と入力イネーブル信号が個別的に供給され、これによって入出力動作が制御される。図２においてそれら入出力イネーブル信号は符号４４によって総称される。
【００３３】
前記アドレスコンパレータ４０は、ＣＰＵ２１が管理するアドレス空間上のアドレスエリア情報を有する。例えば図３に例示されるように、ＣＰＵ２１のアドレス空間をアドレスエリアＡＥ１〜ＡＥｉに分け、個々のアドレスエリアＡＥ１〜ＡＥｉのスタートアドレス及びエンドアドレス（若しくはスタートアドレス及びエリアサイズ）をアドレスエリア情報として有する。前記アドレスエリア情報で特定される個々のアドレスエリに割り当てられる物理空間（マイクロコンピュータ内部のＲＡＭ空間やＲＯＭ空間、外部のＲＡＭ空間やＲＯＭ空間など）は評価用マクロコンピュータチップ２の動作モードに応じて決定される。例えば、特定の動作モードにおいて、アドレスエリアＡＥ１には評価バスのＳＲＡＭチップ３が割り当てられ、アドレスエリアＡＥ２にはユーザ機能端子６に接続される外部メモリ空間が割り当てられる。
【００３４】
評価用マイクロコンピュータチップ２の動作モードはモード端子３６の状態等に従ってモード制御回路４１が認識する。前記アドレスコンパレータ４０はモード制御回路４１で認識された動作モードに応ずる制御信号５０を受け取り、この制御信号５０に基づいてアドレスエリア情報で特定される個々のアドレスエリアに割り当てられる物理空間の所在若しくはデバイスを認識する。このようにして、アドレスコンパレータ４０は、動作モードに応じたアドレスマッピングの状態を認識する。アドレスコンパレータ４０は、前記アドレスマッピング状態の認識結果に基づいて、内部バス２３上のアクセスアドレスで指定されるアクセス先を判定し、内部バス２２，２３上のデバイスがアクセスされる場合には双方のバスバッファ回路４２，４３を高インピーダンス状態に維持し、ユーザバス（前記ターゲットマイクロコンピュータ対応端子２５を介して前記ユーザ機能端子６に結合されるバス）又は評価用端子を介して接続される評価バス（７，８，９）に結合されたデバイスがアクセスされる場合は、アクセス制御信号（/MCRD，/MCWR）なども参照してバスバッファ回路４２又はバスバッファ回路４３を入力或いは出力動作させる。
【００３５】
ここで、評価用マイクロコンピュータチップ２の動作モードを説明する。評価用マイクロコンピュータチップ２は、マルチチップモード（MCモード）を有する。このマルチチップモードは、マルチチップモジュール化された評価用モジュール独特の新規な動作モードである。すなわち、マルチチップモードは、図１のマルチチップモジュール化された評価用マイクロコンピュータチップ２を用いてターゲットマイクロコンピュータの内蔵ＲＯＭのエミュレーションを行なう（実際には前記ＳＲＡＭチップ３及びＲＯＭチップ４を利用する）機能をサポートする動作モードである。このマルチチップモードにより、評価用モジュール１は、見掛上、ターゲットマイクロコンピュータと同様に動作することが可能になる。前記マルチチップモードは前記モード端子３６を介して設定され、その設定状態はモード制御回路４１が認識する。
【００３６】
前記マルチチップモードは更に、内蔵ＲＯＭ有効拡張モード、内蔵ＲＯＭ無効拡張モード、シングルチップモード、ブートモードなどの動作モードに細分化される。どの動作モードかは前記モード端子３６の状態で決まる。
【００３７】
評価用マイクロコンピュータチップ２に応ずるターゲットマイクロコンピュータは電気的に書き換え可能なプログラムＲＯＭを内蔵するが、評価用マイクロコンピュータチップ２はそのようなプログラムＲＯＭを内蔵せず、その機能をＳＲＡＭチップ３とフラッシュＲＯＭチップ４で代替する。したがって、ターゲットマイクロコンピュータの場合にはシングルチップモードでは外部メモリ空間のアクセスは不可能にされるが、評価用マイクロコンピュータチップ２の場合、前記内蔵プログラムＲＯＭが設けられていないので、評価バス（７，８，９）のＳＲＡＭチップ３のアクセスを可能とし、そのＳＲＡＭチップ３をターゲットマイクロコンピュータの内蔵プログラムＲＯＭがマッピングされるアドレスエリアＡＥ１に配置する。
【００３８】
拡張モードではＣＰＵ２１のアドレス空間はシングルチップモードよりも拡張される。マルチチップモードの内蔵ＲＯＭ有効拡張モードではシングルチップモード同様に、アドレスエリアＡＥ１にはＳＲＡＭチップ３がマッピングされる。
【００３９】
マルチチップモードの内蔵ＲＯＭ無効拡張モードでは内蔵ＲＯＭのアドレスエリアＡＥ１は外部メモリ空間にマッピングされる。
【００４０】
マルチチップモードのブートモードは、ターゲットマイクロコンピュータの内蔵ＲＯＭにユーザプログラムを最初に書き込むための動作（ブート動作）に応ずる動作モードであり、アドレスエリアＡＥ１には外部メモリがマッピングされ、ブート動作で利用される書き込み制御プログラムは当該外部メモリに配置されることになる。
【００４１】
前記マルチチップモードは、バンクモードとユーザモードの二つの動作モードを有する。モード端子３６がマルチチップモードを指定している状態で、パワーオンリセットが行なわれると、自動的にバンクモードとされる。夫々マルチチップモードにおいて、前記内蔵ＲＯＭ有効拡張モード、内蔵ＲＯＭ無効拡張モード、シングルチップモード、ブートモードの何れが指定されていても、最初はバンクモードのマルチチップモードとされる。バンクモードからユーザモードへの遷移は、アドレスエリアＡＥ１からの命令フェッチをモード制御回路４１が検出する事によって自動的に行なわれる。
【００４２】
前記バンクモードでは、評価用マイクロコンピュータチップ２はチップ選択信号/MCCS1によってフラッシュＲＯＭチップ４をアクセスできるようにされる。換言すれば、評価用マイクロコンピュータチップ２は、マルチチップモードにおけるバンクモードではフラッシュＲＯＭチップ４のアクセスが可能にされる。この例に従えば、マルチチップモードのバンクモードにおいてＲＯＭチップ４はアドレスエリアＡＥ２にマッピングされる。
【００４３】
動作モードに応じたメモリマップ制御の具体例を説明する。先ずＲＯＭ無効拡張モードによる初期書き込み動作を説明する。すなわち、その書き込み動作は、評価モジュール１をユーザのターゲットシステムに実装する前に、システム制御プログラムをフラッシュＲＯＭチップ４に書き込む動作である。この動作は、図示を省略する書き込み制御ボードに評価モジュール１を実装して行なう。評価モジュール１のユーザ機能端子６側のユーザバスには、外部メモリが配置され、その外部メモリには、書き込み制御を行なうための起動用プログラム、フラッシュＲＯＭチップ４に書き込むべきシステム制御プログラムが用意されている。
【００４４】
その状態で、マルチチップモードのＲＯＭ無効拡張モードを指定してパワーオンリセットを行なうと、評価用マイクロコンピュータチップ２のアドレス空間は図８に例示されるマッピング状態にされる。アドレスエリアＡＥ１にはユーザバスの外部メモリが配置され、アドレスエリアＡＥ２には評価バスのフラッシュＲＯＭチップ（ブート用ＲＯＭ）４が配置される。その動作モードで得られるアドレスマップをターゲットマイクロコンピュータ（ユーザＬＳＩとも記す）にＲＯＭ無効拡張モードを指定したときのアドレスマップと比較すると、アドレスエリアＡＥ２の配置が相違されている。
【００４５】
マルチチップモードのＲＯＭ無効拡張モードが設定された時の動作状態は図４に例示され、そのときのリセットベクタはアドレスエリアＡＥ１の所定アドレスとされ、ＣＰＵ２１はアドレスエリアＡＥ１の起動用外部メモリのプログラムを実行して、アドレスエリアＡＥ２のフラッシュＲＯＭチップ（ブート用ＲＯＭ）４にアドレスエリアＡＥ３のシステム制御プログラムを初期書き込みする事ができる。この動作は評価モジュール１をターゲットシステムに実装する前に行なわれるものであり、例えば、評価用モジュール１を製造する半導体メーカーも行なうことができる。
【００４６】
次に、ブートモードによるユーザプログラムの書き込み動作を説明する。この書き込み動作は、前記システム制御プログラムの初期書き込みを完了した評価モジュール１をターゲットシステムに実装した状態（オン・ボード状態）で行なわれる。先ず、マルチチップモードのブートモードを指定してパワーオンリセットを行なうと、評価用マイクロコンピュータチップ２のアドレス空間は図９に例示されるマッピング状態にされる。アドレスエリアＡＥ１には評価バスのＳＲＡＭチップ（エミュレーション用ＲＡＭ）３が配置され、アドレスエリアＡＥ２には評価バスのフラッシュＲＯＭチップ（ブート用ＲＯＭ）４が配置される。その動作モードで得られるアドレスマップをターゲットマイクロコンピュータにブートモードを指定したときのアドレスマップと比較すると、アドレスエリアＡＥ１，ＡＥ２の配置が相違されている。
【００４７】
マルチチップモードのブートモードが設定された時の動作状態は図５に例示され、そのときのリセットベクタはアドレスエリアＡＥ２の所定アドレスとされ、それによってＣＰＵ２１は、アドレスエリアＡＥ２に配置されたフラッシュＲＯＭチップ（ブート用ＲＯＭ）４のシステム制御プログラムを実行して、当該システム制御プログラムに含まれる書き込み制御プログラムをアドレスエリアＡＥ３などの内部ＲＡＭ空間に転送し、書き込み制御プログラムが転送された内部ＲＡＭアドレスに命令実行アドレスを分岐させ、ユーザプログラムをフラッシュＲＯＭチップ４に書き込み制御にする。ユーザプログラムはＳＣＩ２７から内部バス２２に供給される。
【００４８】
次に、ＲＯＭ有効拡張モード（又はシングルチップモード）によるユーザデバッグ動作を説明する。このデバッグ動作は、前記バンクモードでのターゲットプログラム（ユーザプログラム）セットアップ動作と、その完了後のユーザプログラム実行動作とに分けられる。
【００４９】
先ず、マルチチップモードでＲＯＭ有効拡張モード（又はシングルチップモード）が指定されてパワーオンリセットされると、評価用マイクロコンピュータチップ２のアドレス空間は図１０に例示されるマッピング状態とされる。アドレスエリアＡＥ１には評価バスのＳＲＡＭチップ（エミュレーション用ＲＡＭ）３が配置され、アドレスエリアＡＥ２には評価バスのフラッシュＲＯＭチップ（ブート用ＲＯＭ）４が配置される。その動作モードで得られるアドレスマップをターゲットマイクロコンピュータにＲＯＭ有効拡張モード（又はシングルチップモード）を指定したときのアドレスマップと比較すると、アドレスエリアＡＥ１，ＡＥ２の配置が相違されている。
【００５０】
マルチチップモードのＲＯＭ有効拡張モード（又はシングルチップモード）が設定された時の当初の動作状態は図６に例示され、そのときのリセットベクタはアドレスエリアＡＥ２の所定アドレスとされ、それによってＣＰＵ２１は、アドレスエリアＡＥ２に配置されたフラッシュＲＯＭチップ（ブート用ＲＯＭ）４のシステム制御プログラムを実行して、ユーザプログラムをＳＲＡＭチップ（エミュレーション用ＲＡＭ）３に内部転送する。これによってユーザプログラムのセットアップ動作を完了する。
【００５１】
内部転送終了後、ＣＰＵ２１の命令実行アドレスはアドレスエリアＡＥ１のリセットベクタに分岐してＳＲＡＭチップ４のユーザプログラムを実行開始する。このとき、モード制御回路４１はアドレスエリアＡＥ１からの命令フェッチをＣＰＵ２１の信号５１で検知し、これによって、そのときのバンクモードは自動的にユーザモードに遷移される。
【００５２】
マルチチップモードのＲＯＭ有効拡張モード（又はシングルチップモード）においてユーザモードに遷移された時のアドレスマップは、図７及び図１１に例示されように、フラッシュＲＯＭチップ（ブート用ＲＯＭ）４がアドレスエリアＡＥ２から切り離され、アドレスエリアＡＥ２にはユーザバスのデバイスがマッピングされ、ＳＲＡＭチップ（エミュレーション用ＲＡＭ）３がアドレスエリアＡＥ１に配置される。これによって、ＣＰＵ２１は、ＳＲＡＭチップ４上のユーザプログラムを実行し、このとき、その他のアドレスエリアは、ターゲットマイクロコンピュータのＲＯＭ有効拡張モード（又はシングルチップモード）と同じにされる。換言すれば、評価モジュール１によるその状態でのユーザプログラムの実行によって、ターゲットマイクロコンピュータの内蔵プログラムＲＯＭを用いた動作を評価できる。
【００５３】
上記動作モードに応じたアドレスエリアのマッピング制御に従ってバス制御回路３１によるバス制御が行なわれることにより、ターゲットマイクロコンピュータ内蔵ＲＯＭをＳＲＡＭチップ（エミュレーション用ＲＡＭ）３で代替させてターゲットプログラムを実行しながらデバッグを支援することができる。
【００５４】
〔３〕ユーザリソースと分離したデバッグ専用入出力機構
図２に示されるデバッグ用メモリコントローラ３２は、前記ＣＰＵ２１に代わり前記内部バス２２，２３を介してアクセス制御可能なデバッグ用バスマスタ手段であり、例えばＤＭＡＣと同様のデータ転送制御チャネルを有する。但し、データ転送制御情報の初期設定はＣＰＵ２１では行なうことはできない。換言すれば、デバッグ用メモリコントローラ３２に内蔵されたデータ転送制御用データを保持する制御レジスタがＣＰＵ２１のアドレス空間には配置されていない。制御情報及び転送データは、通信インタフェース３３を介して評価用マイクロコンピュータチップ２の外部とやり取りする。通信インタフェース３３の動作は端子３４から入力されるクロック信号に同期され、転送動作の開始タイミングなどを規定する同期化制御信号も外部から端子３４を介して入力される。
【００５５】
図１２には前記デバッグ用メモリコントローラ３２を用いたデータ転送動作の一例が示される。同図に示される例では、通信データは４ビットシリアルとされ、データ読み出し動作の一例が示される。データ読み出しコマンドＤＩＲに続けてアドレスが入力される。デバッグ用メモリコントローラ３２はその入力コマンドを解読し、入力アドレスのデータを読み出し制御する。例えば、ＳＲＡＭチップ４に格納されている制御用パラメータなどを読み出す。読み出しデータが揃うまで、出力動作を待機させ、レディー状態で、所要のデータを通信インタフェース３３を介して端子３４から出力する。
【００５６】
前記デバッグ用メモリコントローラ３２及び通信インタフェース３３を採用することにより、ターゲットシステムのハードウェア及びソフトウェア双方のリソースを用いることなく、前記ターゲットマイクロコンピュータ内蔵ＲＯＭを代替するＳＲＡＭチップ３上のシステム制御データ等を変更できる。例えば自動車エンジン制御システムを実使用環境下でデバッグするとき、燃料噴射量や噴射タイミングの制御データなどを適宜変更しながらデバッグを行うことができ、パラメータのチューニングなどを容易に行える。
【００５７】
図１３には前記評価モジュール１を用いたデバッグシステムの一例が示される。６０はターゲットシステムである。評価用モジュール１は、ターゲットシステム６０のターゲットマイクロコンピュータのＩＣソケットに装着する。ＰＣ（Personal Computer）又はＥＷＳ（Engineering Workstation）は通信インタフェース３３に接続されたホスト装置７３である。通信インタフェース３３に接続する端子３４は、評価モジュール１のユーザ側ピンとは分離された別の外部ピンに結合され、当該外部ピンにホスト装置７３が結合されている。
【００５８】
図１４において２ａは前記評価用マイクロコンピュータチップ２だけをパッケージに封入して成る評価用マイクロコンピュータＬＳＩである。７０は評価用ボード若しくはエミュレーションポッドを構成するための配線基板であり、これに、評価用マイクロコンピュータＬＳＩ２ａと、夫々パッケージに封入されたフラッシュＲＯＭ４ａ及びＳＲＡＭ３ａとが実装され、前記評価モジュールと同一機能を有する評価用ボードが構成される。評価用マイクロコンピュータＬＳＩ２ａの外部ピンはターゲットマイクロコンピュータと完全同一でなくてもよい。当該ＬＳＩ２ａのユーザ側ピンはインタフェースケーブル７１で延長されてターゲットシステム６０のターゲットマイクロコンピュータＩＣソケットに結合される。通信インタフェース３３の外部ピンは専用信号線７４でホスト装置７３に結合される。図１４と図１３を比べれば明らかなように、評価用マイクロコンピュータチップとターゲットマイクロコンピュータのＩＣソケットとの間には、図１３の構成では実際のシステムに比べて何も余計な回路や配線が存在しない。図１４の場合はインタフェースケーブル７１が介在されている。更に、図１３の場合にはデバッグシステムそれ自体も小型化される。
【００５９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６０】
例えば、評価モジュールに内蔵されるＲＡＭチップはＳＲＡＭに限定されず、シンクロナスＳＲＡＭ、シンクロナスＤＲＡＭ等のメモリであってもよい。評価モジュールに内蔵されるＲＯＭチップはフラッシュメモリに限定されずＥＥＰＲＯＭであってもよい。マイクロコンピュータの内蔵回路モジュールは図２に限定されず適宜変更可能である。また、評価モジュールの動作モードは上記の例に限定されず、例えばマルチチップモードにおけるバンクモードからユーザモードへの遷移を自動化しなくてもよい。更に、ターゲットマイクロコンピュータの内蔵ＲＯＭはフラッシュメモリに限定されず、マスクＲＯＭ、ＥＰＲＯＭなどであってもよい。また、本発明に係る評価モジュールや評価用マイクロコンピュータチップは車載用途のシステムのデバッグに用いる場合に限定されず、マイクロコンピュータが組み込まれた種々のデータ処理システムに対するデバッグ用途に適用することができる。
【００６１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６２】
評価用マイクロコンピュータチップ、そのターゲットマイクロコンピュータの内蔵ＲＯＭを代替するＲＡＭチップ、システム制御プログラムやユーザプログラム（ターゲットプログラム）の格納領域に割り当てられるＲＯＭチップを、外部端子に関し前記ターゲットマイクロコンピュータとの間で互換性を有するパッケージに実装して、評価モジュールを構成するから、ユーザ使用状態でのデバッグが可能である。即ち、ターゲットシステムのターゲットマイクロコンピュータ搭載ソケットに前記評価用モジュールを装着するか、若しくはターゲットシステムのボード上に直接実装するかして、ターゲットシステムのデバッグを支援することができる。ユーザのターゲットシステム上でターゲットマイクロコンピュータをそのまま評価モジュールに置き換えて、システムデバッグ若しくはソフトウェアデバッグが可能である。したがって、実使用環境下でのシステムデバッグ若しくはソフトウェアデバッグを容易に実現させることができる。
【００６３】
上記より、ターゲットシステムと評価用モジュールとの接続にはインタフェースケーブルを必要としないから、インタフェースケーブルの引回し等に起因する不所望なノイズの影響を受けず、マイクロコンピュータの動作周波数が高くてもデバッグの信頼性を保証することができる。特に、アナログ機能の精度がターゲットマイクロコンピュータと大差のないデバッグツールの構築が可能である。
【００６４】
評価用マイクロコンピュータチップはＲＡＭ及びＲＯＭを直結してアクセス制御可能な直結インタフェース仕様を有するから、バストランシーバなどの付加回路を介在させることを要せず、アクセスタイムを制限するようなオーバヘッドを最小限とすることができる。
【００６５】
ターゲットマイクロコンピュータの内蔵ＲＯＭを代替するＲＡＭチップや電気的に書き換え可能なＲＯＭチップのアドレスマッピングを、評価用マイクロコンピュータチップの動作モードとアクセス対象とされるアドレスエリアとに基づいて切換え制御することにより、ターゲットマイクロコンピュータ内蔵ＲＯＭを外部ＲＡＭチップで代替させてターゲットプログラムを実行しながらデバッグを支援することができる。
【００６６】
評価用マイクロコンピュータチップのＣＰＵとは別にその内部バスを介してアクセス制御可能なデバッグ用バスマスタ手段と、それに対するアクセス制御情報を外部から受け取る評価用外部インタフェース手段とを評価用マイクロコンピュータチップに含めることにより、ターゲットシステムのハードウェア及びソフトウェア双方のリソースを用いることなく、前記内蔵ＲＯＭ代替用のＲＡＭチップ上の制御データ等を変更できる。したがって、パラメータチューニングが容易になる。換言すれば、ターゲットプログラム（ユーザプログラム）に負うことなく（ターゲットプログラムを変更することなく）ターゲットプログラム実行中に制御データの変更が外部から可能なため、パラメーターチューニング等のデバッグが容易である。
【図面の簡単な説明】
【図１】本発明に係る評価用モジュールの一例を示すブロック図である。
【図２】本発明に係る評価用マイクロコンピュータチップの一例を示すブロック図である。
【図３】アドレスエリアの一例を示す説明図である。
【図４】システム制御プログラム書き込み時における動作説明図である。
【図５】ターゲットプログラム書き込み時における動作説明図である。
【図６】システムセットアップ時における動作説明図である。
【図７】ターゲットプログラム実行時における動作説明図である。
【図８】システム制御プログラム書き込み時におけるアドレスマップの一例を示す説明図である。
【図９】ターゲットプログラム書き込み時におけるアドレスマップの一例を示す説明図である。
【図１０】システムセットアップ時におけるアドレスマップの一例を示す説明図である。
【図１１】ターゲットプログラム実行時におけるアドレスマップの一例を示す説明図である。
【図１２】デバッグ用メモリコントローラを用いたデータ転送動作の一例を示すタイミングチャートである。
【図１３】評価用モジュールを用いたデバッグシステムの一例を示すブロック図である。
【図１４】評価用マイクロコンピュータチップ単体の評価用マイクロコンピュータＬＳＩを用いたデバッグシステムの一例を示すブロック図である。
【符号の説明】
１ 評価用モジュール
２ 評価用マイクロコンピュータチップ
３ ＳＲＡＭチップ
４ フラッシュＲＯＭチップ
６ ユーザ機能端子
７ モジュールアドレスバス
８ モジュールデータバス
９ モジュールコントロールバス
２１ ＣＰＵ
２２ 内部データバス
２３ 内部アドレス・コントロールバス
３１ バス制御回路
３２ デバッグ用メモリコントローラ
４０ アドレスコンパレータ
４１ モード制御回路
４２、４３ バスバッファ回路
ＡＥ１〜ＡＥｉ アドレスエリア
６０ ターゲットシステム
７３ ホスト装置
Claims (12)
- ＲＯＭを内蔵しターゲットシステムで利用されるターゲットマイクロコンピュータに対応される、ＲＯＭ無しの評価用マイクロコンピュータチップであって、
ＣＰＵと、前記ＣＰＵが結合する内部バスと、評価用端子と、ターゲットマイクロコンピュータ対応端子と、指定された動作モードとアクセス対象とされるアドレスエリアとに基づいて前記内部バスを前記評価用端子又はターゲットマイクロコンピュータ対応端子の何れか一方に接続するか若しくは双方に非接続とするかを制御するバス制御手段とを有し、
前記評価用端子は、電気的に書換え可能なＲＯＭとＲＡＭを直結して制御可能な信号入出力が行なわれるものであることを特徴とする評価用マイクロコンピュータチップ。 - 前記ＣＰＵに代わり前記内部バスを介してアクセス制御可能なデバッグ用バスマスタ手段と、前記バスマスタ手段によるアクセス制御のためのアクセス制御情報を外部から受け取る評価用外部インタフェース手段と、を更に含んで成るものであることを特徴とする請求項１記載の評価用マイクロコンピュータチップ。
- 請求項２記載の評価用マイクロコンピュータチップ、前記評価用マイクロコンピュータチップの評価用端子に接続されたＲＡＭチップ、及び前記評価用マイクロコンピュータの評価用端子に接続され電気的に書換え可能なＲＯＭチップを、１個のパッケージに含んで成るものである事を特徴とする評価用モジュール。
- 前記パッケージは前記評価用マイクロコンピュータチップのターゲットマイクロコンピュータ対応端子を外部端子として有し、当該外部端子は、ターゲットマイクロコンピュータの外部端子と互換性を有し、前記パッケージはターゲットマイクロコンピュータのパッケージと同一であることを特徴する請求項３記載の評価用モジュール。
- 評価用端子に接続された前記ＲＯＭチップはシステム制御プログラムの格納領域及びターゲットプログラムの格納領域を有し、前記評価用マイクロコンピュータチップは、第１動作モードが指示されることにより、システム制御プログラム格納領域に格納されたプログラムに従ってターゲットプログラム格納領域にターゲットプログラムを格納し、また、第２動作モードが指示されることにより、前記システム制御プログラム格納領域に格納されたプログラムに従って評価用端子に接続された前記ＲＯＭチップに格納されているターゲットプログラムを前記ＲＡＭチップに転送し、転送終了後、前記ＲＡＭチップに格納されたターゲットプログラムを実行するものであることを特徴とする請求項４記載の評価用モジュール。
- 前記評価用マイクロコンピュータチップは、第３動作モードが指示されることにより、評価用マイクロコンピュータチップの外部メモリ空間に配置されることになるリセット時実行の命令アドレスからプログラムを実行して、評価用端子に接続された前記ＲＯＭチップのシステム制御プログラム格納領域にシステム制御プログラムを書き込み制御するものであることを特徴とする請求項５記載の評価用モジュール。
- 請求項２乃至６の何れか１項記載の評価モジュールと、前記評価モジュールの前記評価用インタフェース手段に接続されたホスト装置とを含んで成るものであることを特徴とするデバッグシステム。
- 前記ターゲットマイクロコンピュータのアドレスマップは第１アドレスエリア、第２アドレスエリア及び第３アドレスエリアを含み、
前記バス制御手段は、前記第２アドレスエリアに対するアクセスを検出したとき内部バスを前記評価用端子に接続し、前記第３アドレスエリアに対するアクセスを検出したとき内部バスを前記評価用端子及び前記ターゲットマイクロコンピュータ対応端子の双方に非接続とするターゲットプログラム書き込み可能状態と、前記第１アドレスエリア又は第２アドレスエリアに対するアクセスを検出したとき前記内部バスを前記評価用端子に接続し、特定の制御条件が一致した後は、前記第１アドレスエリアに対するアクセスを検出したとき内部バスを前記評価用端子に接続すると共に前記第２アドレスエリアに対するアクセスを検出したとき内部バスを前記ターゲットマイクロコンピュータ対応端子に接続するターゲットプログラム実行可能状態と、を動作モード指定情報に従って選択可能であることを特徴とする請求項１記載の評価用マイクロコンピュータチップ。 - 前記ターゲットプログラム書き込み可能状態又はターゲットプログラム実行可能状態が選択されるとき、リセット時に実行すべき命令の所在は、前記第２アドレスエリアの所定アドレスとされるものであることを特徴とする請求項８記載の評価用マイクロコンピュータチップ。
- 前記バス制御手段は、前記第１アドレスエリア又は第３アドレスエリアに対するアクセスを検出したとき内部バスを前記ターゲットマイクロコンピュータ対応端子に接続し、前記第２アドレスエリアに対するアクセスを検出したとき内部バスを前記評価用端子に接続するシステム制御プログラム書き込み可能状態を更に選択可能であることを特徴とする請求項９記載の評価用マイクロコンピュータチップ。
- 前記システム制御プログラム書き込み可能状態が選択される時、リセット時に実行すべき命令の所在は、前記第１アドレスエリアの所定アドレスとされるものであることを特徴とする請求項１０記載の評価用マイクロコンピュータチップ。
- 請求項１１記載の評価用マイクロコンピュータチップ、前記評価用マイクロコンピュータチップの評価用端子に接続されたＲＡＭチップ、及び前記評価用マイクロコンピュータの評価用端子に接続され電気的に書換え可能なＲＯＭチップを、１個のパッケージに含み、
前記パッケージは前記評価用マイクロコンピュータチップのターゲットマイクロコンピュータ対応端子を外部端子として有し、当該外部端子は、ターゲットマイクロコンピュータの外部端子と互換性を有するものであり、
前記ＲＡＭチップは前記第１アドレスエリアに割り当てられ、前記評価用端子に接続されたＲＯＭチップは前記第２アドレスエリアに割り当てられて成るものであることを特徴とする評価用モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05462998A JP3724944B2 (ja) | 1998-03-06 | 1998-03-06 | 評価用モジュール、評価用マイクロコンピュータチップ、及びデバッグシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05462998A JP3724944B2 (ja) | 1998-03-06 | 1998-03-06 | 評価用モジュール、評価用マイクロコンピュータチップ、及びデバッグシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11259330A JPH11259330A (ja) | 1999-09-24 |
| JP3724944B2 true JP3724944B2 (ja) | 2005-12-07 |
Family
ID=12976060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05462998A Expired - Fee Related JP3724944B2 (ja) | 1998-03-06 | 1998-03-06 | 評価用モジュール、評価用マイクロコンピュータチップ、及びデバッグシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3724944B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1633602A (zh) | 2001-03-19 | 2005-06-29 | 株式会社日立制作所 | 半导体器件及其测试方法 |
| JP2004054834A (ja) | 2002-07-24 | 2004-02-19 | Matsushita Electric Ind Co Ltd | プログラム開発方法、プログラム開発支援装置およびプログラム実装方法 |
| JP3881942B2 (ja) | 2002-09-04 | 2007-02-14 | 松下電器産業株式会社 | 暗号化部を有する半導体装置 |
| JP2007272923A (ja) * | 2007-06-04 | 2007-10-18 | Matsushita Electric Ind Co Ltd | サーバ |
| JP4580024B2 (ja) * | 2009-05-07 | 2010-11-10 | パナソニック株式会社 | コンテンツ再生方法 |
| JP4676547B2 (ja) * | 2009-08-21 | 2011-04-27 | パナソニック株式会社 | 半導体装置およびそのブート方法 |
| JP2010033603A (ja) * | 2009-11-09 | 2010-02-12 | Panasonic Corp | 情報処理装置 |
| JP2010033613A (ja) * | 2009-11-12 | 2010-02-12 | Panasonic Corp | 情報処理装置 |
| JP4580030B2 (ja) * | 2009-11-18 | 2010-11-10 | パナソニック株式会社 | セキュアデバイス |
-
1998
- 1998-03-06 JP JP05462998A patent/JP3724944B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11259330A (ja) | 1999-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0911735B1 (en) | Microprocessor test system | |
| JPH09508227A (ja) | Ｐｃｉバス・コンピュータのための使用可／使用不可拡張ｒｏｍを有する追加ボード | |
| WO2001050280A2 (en) | System and method for providing hot swap capability using existing circuits and drivers with minimal changes | |
| JP3724944B2 (ja) | 評価用モジュール、評価用マイクロコンピュータチップ、及びデバッグシステム | |
| KR100513820B1 (ko) | 통합된 루프백 테스트 능력을 갖춘 버스간 브리지 회로 및 그이용 방법 | |
| US20080162954A1 (en) | Selectively powered data interfaces | |
| JPH1153295A (ja) | Ｐｃｉブリッジ | |
| US20080162957A1 (en) | Selectively powering data interfaces | |
| JP4164192B2 (ja) | 半導体装置を搭載する記憶装置 | |
| JP4232621B2 (ja) | 半導体集積回路装置 | |
| KR20020089374A (ko) | 모드가 변환될 수 있는 ｐｃ 카드와 ｐｃ 카드의입/출력 제어 장치 | |
| JP2001184226A (ja) | メモリブロックを有するデジタルシステムおよびメモリのブロックのエミュレーティング方法 | |
| US6735514B2 (en) | Control device for a vehicle engine | |
| JP4116805B2 (ja) | 内部バス試験装置及び内部バス試験方法 | |
| US6240377B1 (en) | Integrated circuit with embedded reprogrammable EEPROM and emulation method to facilitate debugging | |
| JPH0855097A (ja) | データ処理システム及びそのメモリアクセス方法 | |
| KR20030032177A (ko) | 직렬 이이피롬을 이용하여 인터페이스용 카드를초기화하는 반도체 장치 및 초기화 방법 | |
| WO1996038790A1 (en) | A system and method for patching microcode during the debugging of a processor | |
| US11372800B2 (en) | System on chip comprising a plurality of central processing units whose mailboxes are set in tightly-coupled memories | |
| JP2002541582A (ja) | エミュレータシステム内のユーザメモリを更新する方法およびシステム | |
| JP3204308B2 (ja) | マイクロコンピュータ及びそのテスト方法 | |
| US20030154369A1 (en) | Single chip microcomputer | |
| WO2003077115A2 (en) | Control procedure selection | |
| JP3305474B2 (ja) | 情報処理装置の起動装置 | |
| JP3071044B2 (ja) | マイクロコンピュータを備える半導体集積回路の試験方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050614 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050812 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050920 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050920 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080930 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090930 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090930 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100930 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110930 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110930 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110930 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120930 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120930 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130930 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |