JP2006322786A - ベアチップ実装回路装置及びその高電源電圧印加試験方法 - Google Patents

Abstract

【課題】安全かつ精度良く被検査用ＩＣチップの高電源電圧印加試験が可能なベアチップ実装回路装置及びその試験方法を提供すること。
【解決手段】テスター２００から基板電源ライン２０を通じてマイクロプロセッサ３の電源端子３０にその電源電圧よりも高い試験用電源電圧Ｖｔを印加する際に、通常はこのマイクロプロセッサ３に電源電圧を印加する電源回路内蔵ＩＣチップ４の出力端子をトランジスタ４４、４７により遮断して浮遊電位状態とし、試験用電源電圧Ｖｔが電源回路内蔵ＩＣチップ４や他の回路素子に流れるのを防止する。
【選択図】図１

Description

本発明は、ベアチップ実装回路装置及び高電源電圧印加試験方法に関する。

電子回路装置の実装密度向上のために、たとえば下記の特許文献１に記載されるようなベアチップ実装回路装置が採用されつつある。このベアチップ実装回路装置では、回路基板に複数のベアチップが実装されるため、電子回路装置の大幅な小型化が可能となる。
再公表特許２００２／０７５３４１

この種のベアチップ実装回路装置では、実装前のＩＣチップはリード端子を持たないうえ、通常はクライアントにウエハーの形態にて出荷されるため、製造者又はクライアントによるベアチップ実装前のＩＣチップ試験には限界があった。特にベアチップに高電源電圧を印加してそのリーク耐性を確認するのは容易ではなかった。

このため、検査すべきＩＣチップの電源端子にベアチップ実装完了後に高電源電圧を印加し、例えばリーク電流の増大が許容範囲内かどうかなどの高電源電圧印加試験を実施することが好適である。この場合、検査すべきＩＣチップ（被検査用ＩＣチップとも呼ぶ）の電源端子はベアチップ実装により回路基板に敷設された電源ラインに接続された状態となっているため、被検査用ＩＣチップに高電源電圧を印加するには、電源ラインに高電源電圧（試験用電源電圧）を印加することにより被検査用ＩＣチップの電源端子に高電源電圧を印加すればよい。

しかしながら、ベアチップ実装回路装置の回路基板の電源ラインには、被検査用ＩＣチップの電源端子の他に、この電源ラインに定格電源電圧を出力する電源回路部を内蔵する電源回路内蔵ＩＣチップの出力端子（電源電圧出力端子）が接続されているため、たとえば外部から回路基板の電源ラインに試験用電源電圧を印加した場合、電源回路部が出力する定格電源電圧とバッティングして正確な試験用電源電圧を被検査用ＩＣチップの電源端子に印加できないために試験精度が低下したり、無用な電流がベアチップ実装回路装置の特定配線に流れたりするという問題があった。

本発明は上記問題点に鑑みなされたものであり、ベアチップ実装回路装置に実装される所定のベアチップの高電源電圧印加試験を高精度かつ安全に実施可能なベアチップ実装回路装置及びその高電源電圧印加試験方法を提供することをその目的としている。

下記に説明する各発明は、回路基板と、前記回路基板にベアチップ実装される被検査用ＩＣチップと、前記回路基板に敷設されて少なくとも前記被検査用ＩＣチップの電源端子に接続される電源ラインと、前記電源ラインに所定の定格電源電圧を出力する電源回路部を内蔵して前記回路基板にベアチップ実装される電源回路内蔵ＩＣチップとを有するベアチップ実装回路装置の実装回路装置に適用される。なお、上記に言う電源ラインは、電源回路内蔵ＩＣチップの電源回路部から被検査用ＩＣチップの電源端子に給電するための電源ラインであるが、他の回路素子に給電することも可能である。

第１発明の高電源電圧印加試験方法は、前記被検査用ＩＣチップの電源端子に前記定格電源電圧よりも高い試験用電源電圧を印加する高電源電圧印加試験の実施に際して、前記電源回路内蔵ＩＣチップから前記被検査用ＩＣチップの電源端子への前記定格電源電圧の印加を遮断するとともに、外部より前記回路基板の電源ラインに前記試験用電源電圧を印加することを特徴としている。

すなわち、この第１発明では、外部から電源ラインを通じて被検査用ＩＣチップの電源端子に高電源電圧（試験用電源電圧）を印加する際に、電源回路内蔵ＩＣチップの電源回路部の出力端子と被検査用ＩＣチップの電源端子との接続は遮断される。これにより、外部から電源ラインに印加された試験用電源電圧を印加して被検査用ＩＣチップの高電源電圧印加試験を実施する際に、この試験用電源電圧が電源回路部の出力端子へ印加されて望ましくない電流がこの電源回路部に流れたり、あるいは他の回路素子への定格電源電圧印加のための他の電源ラインにこの試験用電源電圧が印加されたりする問題を防止することができる。したがって、この発明によれば、電源回路部が出力する定格電源電圧とバッティングして正確な試験用電源電圧を被検査用ＩＣチップの電源端子に印加できないために試験精度が低下したり、無用な電流がベアチップ実装回路装置の特定配線に流れたりするという問題が生じることがなく、ベアチップ実装回路装置に実装される所定のベアチップの高電源電圧印加試験を高精度かつ安全に実施することができる。

なお、上記した被検査用ＩＣチップの高電源電圧印加試験実施時に、電源回路内蔵ＩＣチップには電源電圧を印加しないことも可能である。この場合には、電源回路部が他の回路素子に電源電圧を印加するための他の電源ラインが所定の電気抵抗を通じて接地される可能性が生じる。この場合でも、本発明では、被検査用ＩＣチップの電源端子に接続される電源ラインを電源回路部から遮断するため、外部からの試験用電源電圧の印加時に、電源ラインから上記他の電源ラインを通じて電流が流れるという問題を防止することができる。

好適な態様において、前記電源回路部は、前記高電源電圧印加試験実施時に前記電源ラインへの前記定格電源電圧の出力を遮断するスイッチを内蔵する。このようにすれば、電源回路内蔵ＩＣチップが内蔵する上記スイッチにより上記遮断を簡単に実施することができる。

好適な態様において、前記スイッチは、前記電源ラインに接続される前記電源回路部の出力端子を浮遊状態とする。このようにすれば、被検査用ＩＣチップに定格電源電圧を給電するための電源回路部の出力端が所定の抵抗成分を通じて接地される場合でも、外部からの試験用電源電圧の印加時には電源回路部の出力端が浮遊状態とされるため、上記抵抗成分を通じて無駄な電流が流れたり、被検査用ＩＣチップの電源端子に印加される試験用電源電圧が必要な値とならないなどの問題を解決することができる。

好適な態様において、前記定格電源電圧を出力する前記電源回路部の出力端子に接続される前記電源ラインの部分と、前記被検査用ＩＣチップの電源端子に接続される前記電源ラインの部分とはあらかじめ分離されて配置されるとともに、前記高電源電圧印加試験終了後に導通接続される。この電源ラインの二つの部分の導通接続はたとえばワイヤボンディングなどの方法で簡単に実施することができる。すなわち、この発明は、外部からの試験用電源電圧を電源ラインに印加する初期段階では電源回路部は被検査用ＩＣチップの電源端子から電気的に完全に分離されているため、上記した問題は全く生じることがない。

第２発明は、上記第１発明の試験方法を実施可能な装置であって、前記電源回路部は、前記電源ラインへの前記定格電源電圧の出力を遮断するスイッチを内蔵し、前記被検査用ＩＣチップは、所定の試験用電源電圧が外部より前記回路基板の電源ラインを通じて自己の電源端子に印加される高電源電圧印加試験実施時に前記電源回路部のスイッチの遮断を前記電源回路部に指令するマイクロプロセッサであること特徴としている。

すなわち、この発明装置によれば、マイクロプロセッサは、自己の高電源電圧印加試験実施時に際して電源回路内蔵ＩＣチップ内蔵の上記スイッチを自動遮断するため、試験に際しての動作手順を簡素化することができるうえ、上記不具合もまったく生じない。

第３発明の高電源電圧印加試験方法は、前記電源回路部が、前記被検査用ＩＣチップの電源端子に前記定格電源電圧よりも高い試験用電源電圧を印加する高電源電圧印加試験の実施に際して、前記電源回路内蔵ＩＣチップから前記電源ラインへの前記定格電源電圧の出力に代えて、前記試験用電源電圧を前記電源ラインに出力することを特徴としている。

すなわち、この第３発明では、被検査用ＩＣチップの電源端子に高電源電圧（試験用電源電圧）を印加する高電源電圧印加試験実施時に、電源回路内蔵ＩＣチップの電源回路部が通常の定格電源電圧に代えて試験用電源電圧を出力する。これにより、上記した外部から電源ラインに試験用電源電圧を印加する場合には問題となった上記諸問題は全く発生することが無い。この場合、電源回路部は、被検査用ＩＣチップ以外の他の回路素子に高電源電圧印加試験実施時に定格電源電圧を出力してもよく、場合によっては出力を停止しても良い。

なお、電源回路部が被検査用ＩＣチップに定格電源電圧に代えてより高い試験用電源電圧を出力するための具体的な回路には多数の公知技術が知られている。しかしながら、この発明の重要性は、従来知られていなかったベアチップ実装回路装置における上記ベアチップ実装後の高電源電圧印加の必要性を満足するためにこの出力電圧切替可能な電源回路部を適用して外部からの試験電圧印加による上記問題を解決した点にある。

第４発明は、上記第３発明の試験方法を実施可能な装置であって、前記電源回路部が、前記定格電源電圧に代えて前記定格電源電圧よりも高い試験用電源電圧を前記電源ラインに出力する回路機能を有し、前記被検査用ＩＣチップが、所定の試験用電源電圧が前記回路基板の電源ラインを通じて自己の電源端子に印加される高電源電圧印加試験実施時に前記試験用電源電圧の出力を前記電源回路部に指令するマイクロプロセッサであることを特徴としている。すなわち、この発明装置によれば、マイクロプロセッサは、自己の高電源電圧印加試験実施時に際して電源回路内蔵ＩＣチップ内蔵が前記被検査用ＩＣチップに出力する電源電圧を自動的に切り替えるため、試験に際しての動作手順を簡素化することができるうえ、上記不具合もまったく生じない。

第５発明の装置は、前記電源ラインが、前記被検査用ＩＣチップの高電源電圧印加試験実施時に前記定格電源電圧より高い所定の試験用電源電圧が外部から印加される試験用電源電圧印加端子に接続され、前記電源回路部が、前記試験用電源電圧印加端子への前記試験用電源電圧印加時に遮断されるダイオードを通じて前記定格電源電圧の出力を前記電源ラインに出力することを特徴としている。

このようにすれば、外部から電源ラインを通じて被検査用ＩＣチップの電源端子に試験用電源電圧を印加する場合に、上記ダイオードがこの試験用電源電圧が電源回路部や更には他の回路素子に波及するのを防止するため、簡素な回路構成により上記諸問題を解決することができる。

好適な態様において、前記電源回路内蔵ＩＣチップの電源回路部は、前記被検査用ＩＣチップの電源端子に接続される前記電源ラインの電位とは独立に前記定格電源電圧を他の回路素子に印加する別配電用出力端子を有する。このようにすれば、高電源電圧印加試験実施時にベアチップ実装回路装置の他の回路素子や他のＩＣチップを正常に駆動することができる。

以下、この発明のベアチップ実装回路装置の好適な実施形態を図面を参照して説明する。もちろん、本発明は下記の実施形態に限定されるものではなく、本発明の技術思想を他の公知技術などの組み合わせにより実施できることは当然である。

（回路構成）
図１は、この実施形態のベアチップ実装回路装置を示すブロック回路図である。１は本発明で言うベアチップ実装回路装置をなす車両用電子制御装置、２００はこの車両用電子制御装置１を試験するためのテスターである。

車両用電子制御装置１は、回路基板２と、回路基板２にベアチップ実装されたマイクロプロセッサ（本発明で言う被検査用ＩＣチップ）３、電源回路内蔵ＩＣチップ４及び不図示の他のＩＣチップ及び受動回路素子からなり、５はバッテリ電圧印加端子、６は接地端子、７は試験用電源電圧印加端子、８はクロック端子である。マイクロプロセッサ３、電源回路内蔵ＩＣチップ４及び他のＩＣチップは回路基板２上にベアチップ実装されている。回路基板２には、基板電源ライン２０、基板接地ライン２１、制御ライン２２の他、種々のラインが形成されている。

電源回路内蔵ＩＣチップ４は、バッテリ電圧から定格電源電圧VDDを形成する定電圧回路４１と電圧制御回路４２とを有している。電源回路内蔵ＩＣチップ４の他の回路素子については説明を省略する。定電圧回路４１から出力された定格電源電圧ＶＤＤは、内部電源ライン４３を通じて回路基板２上の不図示の他のＩＣチップや受動回路に印加されている。ただし、定電圧回路４１が電圧制御回路４２にのみ電源電力を出力する場合には、電圧制御回路４２が定電圧機能をもつため、単なる負荷抵抗素子に置換することができる。

電圧制御回路４２は、トランジスタ４４、抵抗４５、４６、トランジスタ４７を順次直列接続し、定格電源電圧ＶＤＤを印加したものである。トランジスタ４４はPMOSトランジスタ、トランジスタ４７はNMOSトランジスタからなる。更に、電圧制御回路４２はコンパレータ４８とNOT回路４９とオア回路５０とを有している。

コンパレータ４８は、抵抗４５、４６からなる抵抗分圧回路より受け取った抵抗分圧Vrと基準電圧Vrefとを比較し、比較出力をオア回路５０を通じてトランジスタ４４に出力する。すなわち、トランジスタ４４、抵抗４５、４６及びコンパレータ４８は定電圧出力機能を有しており、電圧制御回路４２が電源回路内蔵ＩＣチップ４の出力端子４０、基板電源ライン２０及びマイクロプロセッサ３を通じてマイクロプロセッサ３の電源端子３０に印加するマイクロプロセッサ用電源電圧Vdを一定値に制御する回路である。オア回路５０及びＮＯＴ回路４９にはマイクロプロセッサ３から遮断制御用信号電圧Vsが印加されている。

遮断制御用信号電圧Ｖｓがローレベルであり、トランジスタ４７がオンしていると仮定して電圧制御回路４２によるマイクロプロセッサ用電源電圧Ｖｄ調整について簡単に説明する。

定格電源電圧ＶＤＤが増大すると、抵抗分圧Vrが基準電圧Vrefより高くなって、コンパレータ４８はハイレベルを出力し、トランジスタ４４が遮断される。逆に、定格電源電圧ＶＤＤが減少すると、抵抗分圧Vrが基準電圧Vrefより低くなって、コンパレータ４８はローレベルを出力し、トランジスタ４４がオンされ、これによりマイクロプロセッサ用電源電圧Ｖｄは一定に保たれる。

（検査動作）
テスター２００の出力端子２０１は回路基板２の試験用電源電圧印加端子７を通じて回路基板２の基板電源ライン２０に接続されている。テスター２００は、出力端子２０１からマイクロプロセッサ用電源電圧Ｖｄよりも高い試験用電源電圧Vtを基板電源ライン２０に印加する回路機能と、この時にテスター２００から試験用電源電圧印加端子７に流れる電流を計測する回路機能とを有している。

マイクロプロセッサ３の高電源電圧印加試験について以下に説明する。テスター２００は、基板電源ライン２０に試験用電源電圧Ｖｔを印加する。この時、マイクロプロセッサ３は、遮断制御用信号電圧Ｖｓをハイレベルとし、これにより、トランジスタ４４、４７をオフする。マイクロプロセッサ３による遮断制御用信号電圧Ｖｓの形成は、たとえばマイクロプロセッサ３がテスター２００からの試験用電源電圧Ｖｔの入力を検出して行うことができる他、種々の方法にて行うことができる。

したがって、試験用電源電圧Ｖｔは、マイクロプロセッサ３にだけ印加されることになるため、テスター２００は、電源回路内蔵ＩＣチップ４やその他の回路素子に悪影響を与えたり、試験用電源電圧Ｖｔの電圧が低下したりすることなく、安全かつ正確にマイクロプロセッサ３のリーク電流又は消費電流の異常を検出することができる。また、電圧制御回路４２の電圧制御のために断続制御されるトランジスタ４４を高電源電圧印加試験実施時に遮断するスイッチとして共用するため、このトランジスタのためのチップ面積を遡源することができる。

（変形態様）
変形態様を図２を参照して説明する。この変形態様は、図１において電圧制御回路４２を省略して、マイクロプロセッサ３に定格電源電圧ＶＤＤを直接印加するようにしたものである。トランジスタ４４は試験用電源電圧Ｖｔが印加される場合にのみオフされるため、実施例１と同様の効果を奏することができる。

他の実施例を図３を参照して説明する。この実施例は、図２において高電源電圧印加試験実施時にオフするトランジスタ４４の代わりに、回路基板２上の基板電源ライン２０の一部を除去した後接続部９を設けたものである。この後接続部９は、マイクロプロセッサ３の電源端子３０と電源回路内蔵ＩＣチップ４の出力端子４０との間に位置して形成されるとともに、互いに所定間隔離れて配置された一対のボンディングパッド領域９１、９２からなる。ボンディングパッド領域９１はマイクロプロセッサ３側の基板電源ライン２０であるライン２０ｂに接続され、ボンディングパッド領域９２は電源回路内蔵ＩＣチップ４側の基板電源ライン２０であるライン２０aに接続されている。

クライアントは、図３のベアチップ実装回路装置１に対して上記と同様の高電源電圧印加試験を実施した後、良品であればボンディングパッド領域９１、９２をボンディングワイヤにより接続して製品化すればよい。このようにすれば上記と同様の効果を奏することができる。

他の実施例を図４を参照して説明する。この実施例は、図２において高電源電圧印加試験実施時にオフするトランジスタ４４を接合ダイオード１０に置換したものである。このようにすれば、テスター２００が定格電源電圧ＶＤＤよりも高い試験用電源電圧Ｖｔをマイクロプロセッサ３に印加する場合にこのダイオードが遮断し、この高電源電圧印加試験が終了すればマイクロプロセッサ３の電源端子３０には定格電源電圧ＶＤＤより僅かに小さい電源電圧が印加されるため、上記と同様の効果を奏することができる。なお、このダイオード１０はベース電極が電源ライン４３に接続されるnpnエミッタフォロワトランジスタに置換することができる。

なお、マイクロプロセッサ３の電源電圧と他の回路素子の電源電圧と一致させるには、電源ライン４３から他の回路素子に電源電圧を給電する際にもダイオードを介在させればよい。

他の実施例を図５を参照して説明する。この実施例は、図２において高電源電圧印加試験実施時にオフするトランジスタ４４を省略し、定電圧回路４１が２つの出力端４１a、４１bを有するタイプに変更したものである。出力端４１aは他の各種回路素子に定格電源電圧ＶＤＤを給電し、出力端４１bはマイクロプロセッサ３に定格電源電圧ＶＤＤを給電する。

更に、この定電圧回路４１は、出力端４１bの電位を定格電源電圧ＶＤＤから試験用電源電圧Ｖｔに切り替える回路機能を有している。このような出力電圧切替機能の回路的な実現自体には多数の方法があり、よく知られているため図示説明は省略する。このようにすれば、高電源電圧印加試験実施時に、マイクロプロセッサ３が定電圧回路４１に電圧切替制御信号Ｖs'の電位を変更することにより、定電圧回路４１がマイクロプロセッサ３に試験用電源電圧Ｖｔを出力し、これによりマイクロプロセッサ３の高電源電圧印加試験が可能となる。

ただし、マイクロプロセッサ３の電源端子３０に試験用電源電圧Ｖｔを印加してマイクロプロセッサ３のリーク電流の増加量を調べる場合には、定電圧回路４１内にマイクロプロセッサ３への供給電流量を検出する電流検出回路を内蔵しても良い。この場合にはテスター２００を省略することができる。

実施形態１のベアチップ実装回路装置の高電源電圧印加試験を説明するためのブロック回路図である。 実施形態１の変形態様を示すブロック回路図である。 実施形態２のベアチップ実装回路装置の高電源電圧印加試験を説明するためのブロック回路図である。 実施形態３のベアチップ実装回路装置の高電源電圧印加試験を説明するためのブロック回路図である。 実施形態４のベアチップ実装回路装置の高電源電圧印加試験を説明するためのブロック回路図である。

符号の説明

１ ベアチップ実装回路装置
２ 回路基板
３ マイクロプロセッサ（被検査用ＩＣチップ）
４ 電源回路内蔵ＩＣチップ
７ 試験用電源電圧印加端子
９ 後接続部
１０ ダイオード
２０ 基板電源ライン
２１ 基板接地ライン
２２ 制御ライン
３０ 電源端子
４０ 出力端子
４１ 定電圧回路
４２ 電圧制御回路
４３ 内部電源ライン（別の回路素子のための電源ライン）
４４ トランジスタ
４５、４６ 抵抗
４７ トランジスタ
４８ コンパレータ
４９ ＮＯＴ回路
５０ オア回路
９１ ボンディングパッド領域
９２ ボンディングパッド領域
２００ テスター

Claims (9)

1. 回路基板と、前記回路基板にベアチップ実装される被検査用ICチップと、前記回路基板に敷設されて少なくとも前記被検査用ＩＣチップの電源端子に接続される電源ラインと、前記電源ラインに所定の定格電源電圧を出力する電源回路部を内蔵して前記回路基板にベアチップ実装される電源回路内蔵ICチップとを有するベアチップ実装回路装置の実装回路装置の高電源電圧印加試験方法において、
   前記被検査用ＩＣチップの電源端子に前記定格電源電圧よりも高い試験用電源電圧を印加する高電源電圧印加試験の実施に際して、前記電源回路内蔵ＩＣチップから前記被検査用ＩＣチップの電源端子への前記定格電源電圧の印加を遮断するとともに、外部より前記回路基板の電源ラインに前記試験用電源電圧を印加することを特徴とするベアチップ実装回路装置の高電源電圧印加試験方法。
2. 請求項１記載のベアチップ実装回路装置の高電源電圧印加試験方法において、
   前記電源回路部は、
   前記高電源電圧印加試験実施時に前記電源ラインへの前記定格電源電圧の出力を遮断するスイッチを内蔵することを特徴とするベアチップ実装回路装置の高電源電圧印加試験方法。
3. 請求項２記載のベアチップ実装回路装置の高電源電圧印加試験方法において、
   前記スイッチは、
   前記電源ラインに接続される前記電源回路部の出力端子を浮遊状態とすることを特徴とするベアチップ実装回路装置の高電源電圧印加試験方法。
4. 請求項１記載のベアチップ実装回路装置の高電源電圧印加試験方法において、
   前記定格電源電圧を出力する前記電源回路部の出力端子に接続される前記電源ラインの部分と、前記被検査用ＩＣチップの電源端子に接続される前記電源ラインの部分とはあらかじめ分離されて配置されるとともに、前記高電源電圧印加試験終了後に導通接続されることを特徴とするベアチップ実装回路装置の高電源電圧印加試験方法。
5. 回路基板と、前記回路基板にベアチップ実装される被検査用ICチップと、前記回路基板に敷設されて少なくとも前記被検査用ＩＣチップの電源端子に接続される電源ラインと、前記電源ラインに所定の定格電源電圧を出力する電源回路部を内蔵して前記回路基板にベアチップ実装される電源回路内蔵ICチップとを有するベアチップ実装回路装置の実装回路装置において、
   前記電源回路部は、
   前記電源ラインへの前記定格電源電圧の出力を遮断するスイッチを内蔵し、
   前記被検査用ＩＣチップは、
   所定の試験用電源電圧が外部より前記回路基板の電源ラインを通じて自己の電源端子に印加される高電源電圧印加試験実施時に前記電源回路部のスイッチの遮断を前記電源回路部に指令するマイクロプロセッサであることを特徴とするベアチップ実装回路装置。
6. 回路基板と、前記回路基板にベアチップ実装される被検査用ICチップと、前記回路基板に敷設されて少なくとも前記被検査用ＩＣチップの電源端子に接続される電源ラインと、前記電源ラインに所定の定格電源電圧を出力する電源回路部を内蔵して前記回路基板にベアチップ実装される電源回路内蔵ICチップとを有するベアチップ実装回路装置の実装回路装置の高電源電圧印加試験方法において、
   前記電源回路部は、
   前記被検査用ＩＣチップの電源端子に前記定格電源電圧よりも高い試験用電源電圧を印加する高電源電圧印加試験の実施に際して、前記電源回路内蔵ＩＣチップから前記電源ラインへの前記定格電源電圧の出力に代えて、前記試験用電源電圧を前記電源ラインに出力することを特徴とするベアチップ実装回路装置の高電源電圧印加試験方法。
7. 回路基板と、前記回路基板にベアチップ実装される被検査用ICチップと、前記回路基板に敷設されて少なくとも前記被検査用ＩＣチップの電源端子に接続される電源ラインと、前記電源ラインに所定の定格電源電圧を出力する電源回路部を内蔵して前記回路基板にベアチップ実装される電源回路内蔵ICチップとを有するベアチップ実装回路装置の実装回路装置において、
   前記電源回路部は、
   前記定格電源電圧に代えて前記定格電源電圧よりも高い試験用電源電圧を前記電源ラインに出力する回路機能を有し、
   前記被検査用ＩＣチップは、
   所定の試験用電源電圧が前記回路基板の電源ラインを通じて自己の電源端子に印加される高電源電圧印加試験実施時に前記試験用電源電圧の出力を前記電源回路部に指令するマイクロプロセッサであることを特徴とするベアチップ実装回路装置。
8. 回路基板と、前記回路基板にベアチップ実装される被検査用ICチップと、前記回路基板に敷設されて少なくとも前記被検査用ＩＣチップの電源端子に接続される電源ラインと、前記電源ラインに所定の定格電源電圧を出力する電源回路部を内蔵して前記回路基板にベアチップ実装される電源回路内蔵ICチップとを有するベアチップ実装回路装置の実装回路装置において、
   前記電源ラインは、
   前記被検査用ＩＣチップの高電源電圧印加試験実施時に前記定格電源電圧より高い所定の試験用電源電圧が外部から印加される試験用電源電圧印加端子に接続され、
   前記電源回路部は、
   前記試験用電源電圧印加端子への前記試験用電源電圧印加時に遮断されるダイオードを通じて前記定格電源電圧の出力を前記電源ラインに出力することを特徴とするベアチップ実装回路装置。
9. 請求項５又は７又は８記載のベアチップ実装回路装置において、
   前記電源回路内蔵ＩＣチップの電源回路部は、前記被検査用ＩＣチップの電源端子に接続される前記電源ラインの電位とは独立に前記定格電源電圧を他の回路素子に印加する別配電用出力端子を有することを特徴とするベアチップ実装回路装置。

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