TWM595884U - 測試用於積體電路裝置的晶圓之測試系統和方法 - Google Patents

測試用於積體電路裝置的晶圓之測試系統和方法 Download PDF

Info

Publication number
TWM595884U
TWM595884U TW108211758U TW108211758U TWM595884U TW M595884 U TWM595884 U TW M595884U TW 108211758 U TW108211758 U TW 108211758U TW 108211758 U TW108211758 U TW 108211758U TW M595884 U TWM595884 U TW M595884U
Authority
TW
Taiwan
Prior art keywords
test
test system
wafer
probes
contact
Prior art date
Application number
TW108211758U
Other languages
English (en)
Inventor
力輝 林
安迪 威德加加
金勇 劉
摩森 Ｈ 馬帝
車雪靜
Original Assignee
美商吉林克斯公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商吉林克斯公司 filed Critical 美商吉林克斯公司
Publication of TWM595884U publication Critical patent/TWM595884U/zh

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/06794—Devices for sensing when probes are in contact, or in position to contact, with measured object
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2891—Features relating to contacting the IC under test, e.g. probe heads; chucks related to sensing or controlling of force, position, temperature
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07342—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being at an angle other than perpendicular to test object, e.g. probe card
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2887—Features relating to contacting the IC under test, e.g. probe heads; chucks involving moving the probe head or the IC under test; docking stations

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

描述一種測試用於積體電路裝置之晶圓的測試系統。該測試系統包含：第一複數個測試探針，其經調適以與由該測試系統測試的晶圓之第一對應接點進行電接觸；第二複數個測試探針，其經調適以與在由該測試系統測試的該晶圓之一部分的一周邊區上的第二對應接點進行電接觸；以及一控制電路，其耦接至該第一複數個測試探針及該第二複數個測試探針；其中該控制電路基於由該第二複數個測試探針接收之信號來判定該第二複數個測試探針是否具有與該晶圓之恰當接觸。亦描述一種測試用於積體電路之晶圓的方法。

Description

測試用於積體電路裝置的晶圓之測試系統和方法
本新型大體上係關於積體電路裝置，且特定言之，係關於測試用於積體電路裝置的晶圓之測試系統及方法。
在積體電路裝置之製造期間的測試程序不僅對於識別晶圓之有缺陷積體電路晶粒以防止其用於已封裝積體電路裝置中從而在運送至消費者之後發生故障是重要的，而且對於確保良好的晶圓不會由於測試系統的問題而被錯誤地判定為有缺陷也是重要的。根據習知方法，使用輸入/輸出（IO）襯墊進行斷開接腳測試（open pin test）及DC參數測試。一旦IO襯墊接觸探針卡上的探針，電流將流動，且向測試器提供指示探針之接觸是否為足以提供記錄測試量測結果所必需的電壓或電流值的恰當接觸的量測值。然而，習知測試系統之測試探針並不識別與測試系統之各種元件之平面度相關聯的問題。
因此，需要克服習知測試裝置之問題的測試積體電路裝置之晶圓的測試系統及方法。
描述一種測試用於積體電路裝置之晶圓的測試系統。該測試系統包含：第一複數個測試探針，其經調適以與由該測試系統測試的晶圓之第一對應接點進行電接觸；第二複數個測試探針，其經調適以與在由該測試系統測試的該晶圓之一部分的一周邊區上的第二對應接點進行電接觸；以及一控制電路，其耦接至該第一複數個測試探針及該第二複數個測試探針；其中該控制電路基於由該第二複數個測試探針接收之信號來判定該第二複數個測試探針是否具有與該晶圓之恰當接觸。
亦描述一種測試用於積體電路裝置之晶圓的方法。該方法包含：配置第一複數個測試探針以與由一測試系統測試的晶圓之對應接點進行電接觸；配置第二複數個測試探針以與在由該測試系統測試的該晶圓之一部分的一周邊區上的對應接點進行電接觸；以及將一控制電路耦接至該第一複數個測試探針及該第二複數個測試探針；基於由該第二複數個測試探針接收之信號來判定該第二複數個測試探針是否具有與該晶圓之恰當接觸。
下文闡述的電路及方法定位探針，該等探針用來在晶圓之一部分之邊緣處（諸如在晶圓之該部分之周邊區中的IO、電壓或接地接點處）偵測用於積體電路晶圓的測試系統的設定問題。舉例而言，IO、電壓及接地接點可為晶圓之襯墊。許多積體電路裝置可能不將IO置放於晶粒之邊緣，且在晶粒之邊緣處的電力襯墊可能有限且常常經保留用於電力襯墊之探測。然而，接地襯墊可在晶粒之邊緣處可用，且可選擇與探針進行接觸以偵測測試系統之設定問題。根據一些實施，用來偵測用於積體電路晶圓之測試系統的設定問題之探針可用來執行DC檢查，且判定探針觸碰對應接觸襯墊之次序以判定與測試系統中的平面度相關聯的問題。探針可連接於並不用於其它測試的GND襯墊與測試器之間。藉由實施用來在晶粒之邊緣處偵測用於積體電路晶圓之測試系統的問題的額外探針，提供對平面度檢查之較佳覆蓋。用此等額外探針測試平面度可為在測試程式開始時的DC檢查之部分。該等電路及方法幫助較快速地識別由不當平面度造成的設定問題、減少測試系統之停工時間，且藉由較準確地識別諸如平面度問題之未對準問題來獲得較佳良率。
雖然本說明書包括定義被視為新穎之本新型之一或多個實施之特徵的技術方案，但咸信，自結合圖式之描述的考慮，將較佳瞭解電路及方法。雖然揭示各種電路及方法，但應瞭解，這些電路及方法僅例示新型的配置，本新型的配置可以各種形式體現。因此，本說明書中所揭示之特定結構細節及功能性細節不應解釋為限制性，而僅作為申請專利範圍之依據以及作為教示熟習此項技術者以各種方式將本新型的配置用於幾乎任何恰當詳細結構的代表性依據。此外，本文所使用之術語及短語並不意欲為限制性的，而是提供該等電路及方法之可理解描述。
首先轉至圖1，展示用於生產積體電路裝置之系統。系統100包含電腦輔助設計（CAD）設備102，其可為經調適以執行CAD軟體之任何電腦。CAD設備102基於用於電晶體及互連元件設計的所選值接收資料，諸如主電路圖104，且藉由通信連結106耦接至半導體製造設備110。CAD設備102可用以模擬及判定改善效能之所需電晶體及互連元件值。半導體製造設備110可產生具有複數個晶粒之晶圓112，如此項技術中所熟知。可實施晶圓測試器113以測試由該系統生產的晶圓，隨後將其封裝在積體電路封裝裝置中。可使用例如晶圓測試器113實施在下文更詳細描述的電路及方法。
亦經耦接以接收主電路圖104之CAD設備120可接收接合圖（bonding diagram）122及基板原圖124。CAD設備120藉由通信連結126耦接至接合設備130。通信連結106及126可為任何有線或無線通信連結。接合設備提供自來自晶圓112之晶粒至接收晶粒之基板131的線接合，或可實現晶粒之接觸襯墊與基板之對應接觸襯墊之間的接觸，諸如焊料凸塊。接合設備亦可實現至晶粒之接觸元件的直接晶片附接配置、晶粒對晶粒連接或其他類型之連接。晶粒/基板132耦接至封裝設備134，該封裝設備產生成品組件136，諸如積體電路封裝。圖1之系統使得能夠根據下文闡述之各種電路及方法製造積體電路封裝。儘管圖1之系統提供產生積體電路封裝所需的各種元件，但應理解，圖1中所示之元件可加以組合，或可提供額外元件。
現轉至圖2，展示晶圓測試部分200之方塊圖，其可為圖1之系統的晶圓測試器113之一部分。晶圓測試部分可包含測試系統，或實施為用於測試晶圓的測試系統之一部分。如圖2中所示，晶圓202包含複數個晶粒，其可在測試以判定晶粒是否應封裝之後進行封裝。晶圓測試部分200上的探針被配置以與定位於探針夾盤204上的晶圓202之接觸襯墊224進行接觸，其中探針與晶圓之接觸襯墊對準以進行電接觸。晶圓測試部分200包含具有測試器206的工作台205。測試器之控制電路207耦接至測試器之探針，以使得能夠施加信號且偵測電壓或電流，該等電壓或電流可用以判定探針尖端與晶圓上的接觸襯墊之間是否存在恰當接觸。在存在恰當接觸時，測試器可偵測恰當接觸，諸如藉由偵測接觸襯墊處的電壓或電流。控制電路可為用於將信號傳達至晶圓測試部分200之其他元件或晶圓測試器113之任何類型的電路或處理器。控制電路可為實施於整合式電子電路裝置中的處理器，諸如（例如）精簡指令集電腦（RISC）處理器、無互鎖管線級的微處理器（MIPS）處理器、實施於個人電腦中的處理器，或被配置以執行儲存於記憶體中的指令之任何其他處理器。控制電路可實施於一或多個處理裝置中，諸如（例如）中央處理單元（CPU）以及圖形處理單元（GPU）。
工作台205進一步包含夾持頭208。探針卡包含耦接於夾持頭208與基板214之間的加強件210及印刷電路板（PCB）212。加強件210包含機械結構，其充當對PCB 212的支撐件以防止PCB 212變形。PCB包含自測試器至基板214之電跡線，其提供自用來使得能夠進行自探針頭216至接觸襯墊224之連接的較大襯墊大小至較小襯墊大小之變換。探針頭216包含自基板214延伸至探針尖端之探針218，該等探針尖端與晶圓上的接觸元件（諸如接觸襯墊224）進行接觸。
如圖2中所示，該等探針可包含探針220，其定位於晶圓之一部分（諸如在切割晶圓時與晶粒相關聯的晶圓之一部分）之周邊區中，且專用於在探針施加至晶圓時測試設定問題，諸如如下文參考圖3至5所闡述的平面度問題。如將在下文更詳細地描述，周邊區223對應於與用於偵測設定問題的探針相關聯的周邊。其他探針222可用以在探針耦接至晶粒之接觸元件時測試晶粒之其他態樣。作為實例，探針222可用以執行晶粒之功能測試。因此，工作台205之元件使得控制電路能夠偵測晶圓之接觸襯墊處的電壓或電流，且因此判定測試器是否存在設定問題，諸如與工作台205、探針夾盤204或探針自身相關聯的平面度問題。
如圖2中可見，圖2之系統的兩個組件（亦即，工作台205與探針夾盤204）可相對於彼此移動。結果，有可能探針尖端可能與晶圓之接觸元件未對準（如下文更詳細地描述），且因此導致不當量測結果。在探針夾盤204與工作台205具有恰當平面度且如圖2中所示相對於彼此對準（亦即，晶圓202之平面與由探針218之尖端界定的平面為平行平面）時，測試器之元件可能變得未對準，從而導致造成不當量測結果的平面度問題。如例如圖3中所示，晶圓測試器之探針夾盤204可能具有不當平面度（亦即，晶圓與探針尖端不在相同平面中，且因此未對準）。可基於自探針（且特定言之，同與晶粒相關聯的晶圓之一部分之周邊區上的接觸元件進行接觸的探針）偵測到的信號判定未對準，如將在下文更詳細地描述。
如圖4中所示，探針工作台205，且因此探針尖端，相對於晶圓之接觸元件具有不當平面度，從而導致探針與接觸元件之間的潛在不良的接觸（亦即，探針與晶圓之接觸元件之間的不當電連接，且因此導致潛在錯誤的測試結果）。通常將校準測試系統以確保在所有拐角處的探針夾盤或探針工作台處於規範之+/-10微米（μm）。若夾盤或工作台需要調整，例如在給定側上調整20 μm，則可能有必要確保探針夾盤及探針工作台兩者皆在規範內，亦通常為+/-10 μm。根據如圖5中所示的另一未對準問題，探針尖端自身具有不當平面度，從而指示探針頭的問題。
現轉至圖6，展示具有用於晶圓之2個晶粒的2個測試位點（包括用於第一晶粒的位點1及用於第二晶粒的位點2）的探針頭之方塊圖，其包含複數個探針。圖2之點表示探針頭之探針尖端，其中可出於判定測試器之元件之平面度的目的而實施特定探針尖端。舉例而言，區602、604、606及608中之一或多個探針尖端用於測試位點1之平面度，且可實施於區610、612、614及616中的一或多個探針尖端可經實施以用於測試位點2之平面度。應理解，可實施具有用於測試平面度的探針尖端之較少或較多個區。藉由識別定位於受測試晶圓之周邊區（諸如周邊區223）外部的探針群組之方塊展示的其他區618用於探測輸入/輸出接觸，以便執行不同於偵測不當設定之測試，諸如晶圓之晶粒上的電路之功能測試。周邊620 （藉由短劃線展示且界定晶粒之邊緣與虛線之間的區）可界定為包括IO、電力及接地接點（用於額外探針以測試諸如不當平面度之設定問題），且對於每一位點大體對應於受測試晶圓之該部分之周邊區223。可基於識別具有諸如（例如）未使用的接地接點之接點的區來判定周邊620，該等接點將可用於測試設定問題。周邊區之大小可取決於受測試晶圓及可用於平面度測試的可用接觸襯墊（例如，未使用的接地襯墊）之位置，但通常接近於受測試晶圓之該部分的邊緣。亦應注意，藉由將對應於探針之接觸襯墊置放在晶粒之邊緣與周邊620之間（亦即，受測試晶粒之部分之周邊區，諸如周邊區232，其中將與受測試晶圓之晶粒的邊緣與虛線之間的探針對準的接觸襯墊界定周邊620），探針在測試位點中遠遠相隔，且有可能偵測探針與對應接觸襯墊進行的接觸之次序以判定關於未對準之資訊。舉例而言，與探針進行接觸之第一接觸襯墊會比與探針進行較晚接觸的第二接觸襯墊處於較高層級（亦即，較接近於晶圓）。藉由記錄探針與對應接觸襯墊進行接觸的次序，可判定探針相對於接觸襯墊之定向，從而使得能夠判定系統中存在未對準。
現轉至圖7，測試系統之方塊圖展示在測試位點之拐角中的例示性測試探針。圖7之測試系統可包含用於識別設定問題之添加的平面度探針，其作為實例展示為探針612，藉助於電阻器704耦接於接地襯墊702與控制電路207之間。接地襯墊可例如為周邊區223中未使用的接地襯墊（亦即，未使用於晶圓測試之其他態樣或階段中之接地襯墊）。可在測試開始時的DC測試檢查期間或在測試之其他階段處執行對設定問題，諸如平面度問題，之測試。
根據一些實施，來自測試器之電流源提供穿過作為負載之電阻器704且穿過探針到達接地襯墊之電流，該電流將判定襯墊接腳之斷開或閉合。若用於測試平面度之所有所選襯墊具有進入其中的電流，則此指示接觸對於晶粒之所有拐角為良好接觸（亦即，恰當電連接）。若存在一個探針不具有流過其中的電流，則此將指示該位置具有不良接觸，且可能有必要調整探針工作台、探針夾盤或探針卡本身之平面度。儘管晶粒之周邊區中的探針對於判定平面度問題可為有益的，但應理解，來自其他探針之量測結果可與來自其他探針（亦即，定位於晶圓之周邊區232外部的探針）的量測結果結合使用來識別平面度問題。儘管圖7中展示一個探針612，但應理解，用以識別設定問題的所有其他探針可以類似方式連接於接觸襯墊與控制電路之間。
現轉至圖8，流程圖展示測試積體電路之晶圓的方法。在區塊802處，第一複數個測試探針被配置以與由測試系統（諸如晶圓測試器113或例如圖4或7之測試系統）測試的晶圓之對應接點進行電接觸。在區塊804處，第二複數個測試探針被配置以與由該測試系統測試的晶粒之周邊區中的對應接點進行電接觸。該第二複數個探針可為在測試探針之與受測試晶圓之部分之周邊上的接觸襯墊對準的末端上之探針220，且該第一複數個探針可為其他探針，諸如例如用於執行功能測試的探針222。在區塊806處，諸如控制電路207之控制電路耦接至該第一複數個測試探針及該第二複數個測試探針。在區塊808處，基於由該第二複數個測試探針接收的信號判定測試系統是否具有與晶圓之恰當接觸。
根據一個實施，該第一複數個測試探針可被配置以與由測試系統測試的晶圓之對應輸入/輸出接點進行電接觸，其中輸入/輸出接點位於受測試晶圓之周邊區外部（亦即，在探針頭之位點之周邊620內）。該第二複數個測試探針可被配置以與由測試系統測試的晶圓之對應參考接點，且更特定言之為未使用的接地接點，進行電接觸。在測試程式開始時的DC檢查可經執行以識別對準問題。根據一些實施，可判定由該第二複數個測試探針進行的接觸之次序，其中接觸之次序用來判定系統之一部分是否成角度。判定系統之一部分是否成角度可包含判定探針夾盤是否成角度、探針工作台是否成角度，或探針尖端是否具有不當平面度。
圖8之方法可使用如所述之圖1至圖7之電路來實施，或可使用其他適合之電路來實施。雖然描述方法之特定元件，但應瞭解，該方法之額外元件或與該等元件相關之額外細節可根據圖1至圖7之揭示來實施。
因此，可瞭解，已描述測試積體電路中的晶圓之新的系統及方法。熟習此項技術者應瞭解，將看到存在結合所揭示之新型的諸多替代方案及等效物。因此，本新型不受前述實施限制，而僅受以下申請專利範圍限制。
100:系統 102:電腦輔助設計（CAD）設備 104:主電路圖 106:通信連結 110:半導體製造設備 112:晶圓 113:晶圓測試器 120:CAD設備 122:接合圖 124:基板原圖 126:通信連結 130:接合設備 131:基板 132:晶粒/基板 134:封裝設備 136:成品組件 200:晶圓測試部分 202:晶圓 204:探針夾盤 205:工作台 206:測試器 207:控制電路 208:夾持頭 210:加強件 212:印刷電路板（PCB） 214:基板 216:探針頭 218:探針 220:探針 222:探針 223:周邊區 224:接觸襯墊 602:區 604:區 606:區 608:區 610:區 612:區 614:區 616:區 618:區 620:周邊 702:接地襯墊 704:電阻器 802:區塊 804:區塊 806:區塊 808:區塊
圖1為用於生產積體電路裝置之系統；
圖2為圖1之晶圓測試器之晶圓測試部分之方塊圖；
圖3為展示圖2之晶圓測試部分之探針夾盤具有不當平面度之方塊圖；
圖4為展示圖2之晶圓測試部分之工作台具有不當平面度之方塊圖；
圖5為展示圖2之晶圓測試部分之探針尖端具有不當平面度之方塊圖；
圖6為展示探針頭具有2個測試位點之探針之方塊圖；
圖7為展示在測試位點之拐角中的例示性測試探針之測試系統之方塊圖；以及
圖8為展示測試積體電路之晶圓的方法之流程圖。
200:晶圓測試部分
202:晶圓
204:探針夾盤
205:工作台
206:測試器
207:控制電路
208:夾持頭
210:加強件
212:印刷電路板(PCB)
214:基板
216:探針頭
218:探針
220:探針
222:探針
223:周邊區
224:接觸襯墊

Claims (10)

  1. 一種測試用於積體電路裝置之晶圓的測試系統，該測試系統包含： 第一複數個測試探針，其經調適以與由該測試系統測試的晶圓之第一對應接點進行電接觸； 第二複數個測試探針，其經調適以與在由該測試系統測試的該晶圓之一部分的一周邊區上的第二對應接點進行電接觸；以及 一控制電路，其耦接至該第一複數個測試探針及該第二複數個測試探針； 其中該控制電路基於由該第二複數個測試探針接收之信號來判定該第二複數個測試探針是否具有與該晶圓之恰當接觸。
  2. 如請求項1所述之測試系統，其中該第一複數個測試探針經調適以與由該測試系統測試的該晶圓之對應輸入/輸出接點進行電接觸。
  3. 如請求項2所述之測試系統，其中所述輸入/輸出接點位於由該測試系統測試的該晶圓之該部分之該周邊區的外部。
  4. 如請求項1所述之測試系統，其中該第二複數個測試探針經調適以與在由該測試系統測試的該晶圓之該部分之該周邊區內的對應參考接點進行電接觸。
  5. 如請求項4所述之測試系統，其中所述參考接點包含與該晶圓之一或多個晶粒相關聯的未使用的接地接點。
  6. 如請求項1所述之測試系統，其中控制電路判定由該第二複數個測試探針與該些第二對應接點進行的電接觸之次序，其中進行電接觸之次序用來判定該測試系統之一部分是否未對準。
  7. 如請求項6所述之測試系統，其中在偵測到指示該晶圓相對於一第二探針之一第二層級的一第二接觸襯墊與該第二探針進行接觸之前偵測到指示該晶圓相對於一第一探針之一第一層級的一第一接觸襯墊與該第一探針進行接觸係用來判定該測試系統之一部分未對準。
  8. 如請求項7所述之測試系統，其中判定該測試系統之一部分是否未對準包含判定一探針夾盤或探針工作台是否未對準。
  9. 如請求項7所述之測試系統，其中判定該測試系統之一部分是否未對準包含判定該第二複數個探針是否具有不當平面度。
  10. 如請求項1所述之測試系統，其中基於由該第二複數個測試探針接收之信號來判定該第二複數個測試探針是否具有與該晶圓之恰當接觸包含判定該測試系統中是否存在不當平面度。
TW108211758U 2018-11-05 2019-09-04 測試用於積體電路裝置的晶圓之測試系統和方法 TWM595884U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/180,995 2018-11-05
US16/180,995 US10823759B2 (en) 2018-11-05 2018-11-05 Test system and method of testing a wafer for integrated circuit devices

Publications (1)

Publication Number Publication Date
TWM595884U true TWM595884U (zh) 2020-05-21

Family

ID=70459519

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108211758U TWM595884U (zh) 2018-11-05 2019-09-04 測試用於積體電路裝置的晶圓之測試系統和方法

Country Status (3)

Country Link
US (1) US10823759B2 (zh)
CN (1) CN211348521U (zh)
TW (1) TWM595884U (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11293976B1 (en) * 2020-09-25 2022-04-05 Essai, Inc. Integrated circuit device test tooling with dual angle cavities
IT202100020321A1 (it) * 2021-07-29 2023-01-29 Spea Spa Macchina automatica per il collaudo di wafer a semiconduttore
TWI803103B (zh) * 2021-12-16 2023-05-21 南亞科技股份有限公司 測試方法
US20240125817A1 (en) * 2022-10-17 2024-04-18 The Boeing Company Tilt calibration for probe systems

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5083466A (en) * 1988-07-14 1992-01-28 University Of Hawaii Multidimensional force sensor
JP3578959B2 (ja) * 2000-02-24 2004-10-20 松下電器産業株式会社 テーブルタップおよびテーブルタップを用いた監視システム
US6891384B2 (en) 2002-06-25 2005-05-10 Xilinx, Inc. Multi-socket board for open/short tester
US7285973B1 (en) 2002-10-03 2007-10-23 Xilinx, Inc. Methods for standardizing a test head assembly
US7235412B1 (en) 2004-05-11 2007-06-26 Xilinx, Inc. Semiconductor component having test pads and method and apparatus for testing same
US7180318B1 (en) 2004-10-15 2007-02-20 Xilinx, Inc. Multi-pitch test probe assembly for testing semiconductor dies having contact pads
US7598727B1 (en) 2006-09-12 2009-10-06 Xilinx, Inc. Probe card head protection device for wafer sort set up
US7535239B1 (en) 2006-12-14 2009-05-19 Xilinx, Inc. Probe card configured for interchangeable heads
US7888954B1 (en) 2008-09-18 2011-02-15 Xilinx, Inc. Method of utilizing an interposer in an automated test system and an automated test system having an interposer
US8542029B1 (en) 2009-02-10 2013-09-24 Xilinx, Inc. Methods and apparatus for testing of integrated circuits
US8269519B1 (en) 2009-02-10 2012-09-18 Xilinx, Inc. Methods and apparatus for testing of integrated circuits
US8269518B1 (en) 2009-04-06 2012-09-18 Xilinx, Inc. Method and apparatus for preventing probe card oxidation
US8493071B1 (en) 2009-10-09 2013-07-23 Xilinx, Inc. Shorted test structure
US8436698B2 (en) * 2009-11-02 2013-05-07 Harris Corporation MEMS-based tunable filter
CN102472773A (zh) * 2010-04-23 2012-05-23 松下电器产业株式会社 检测装置以及检测系统
US8659169B2 (en) 2010-09-27 2014-02-25 Xilinx, Inc. Corner structure for IC die
JP2014052296A (ja) * 2011-09-09 2014-03-20 Gs Yuasa Corp 監視装置
US8427249B1 (en) * 2011-10-19 2013-04-23 The United States Of America As Represented By The Secretary Of The Navy Resonator with reduced acceleration sensitivity and phase noise using time domain switch

Also Published As

Publication number Publication date
US20200141976A1 (en) 2020-05-07
US10823759B2 (en) 2020-11-03
CN211348521U (zh) 2020-08-25

Similar Documents

Publication Publication Date Title
TWM595884U (zh) 測試用於積體電路裝置的晶圓之測試系統和方法
US8237462B2 (en) Method for wafer-level testing of integrated circuits
JP2004006857A (ja) 集積回路チップ及びそれの製造方法
TWI628448B (zh) 電路測試方法
TWI834684B (zh) 用於在積體電路中接合導線測試之方法及設備
US7629805B2 (en) Method and system to dynamically compensate for probe tip misalignement when testing integrated circuits
JP3798713B2 (ja) 半導体集積回路装置及びそのテスト方法
TWI736986B (zh) 用於自動測試電子元件之裝置及其方法
JP2008071999A (ja) 半導体装置及びその検査方法並びに半導体装置の検査装置の検査方法
JP3202669B2 (ja) 電気的特性測定方法
TWI855590B (zh) 測試系統及測試裝置
KR100894804B1 (ko) 반도체부품의 결합 체크 방법
JP2002022803A (ja) 半導体装置および半導体装置の試験方法
JP2000349128A (ja) プローバ装置のプローバ側とテスタ側との接続方法及びその構造
JP4137082B2 (ja) 半導体装置の試験装置
JP2006261391A (ja) 半導体装置およびその検査方法
JP4022698B2 (ja) 検査回路基板
JP2004342676A (ja) 半導体ウエハ検査方法および半導体ウエハ検査装置
JPH10223710A (ja) 半導体集積回路装置およびそのテスト方法
TW202436893A (zh) 測試系統及測試裝置
JP3865185B2 (ja) 半導体装置とその試験装置及び試験方法
JP2919087B2 (ja) 半導体試験装置
JP2000039461A (ja) 半導体集積回路の接合温度測定方法とその測定方法を用いたｄｕｔボード
TW202411670A (zh) 檢測電路
JP2003057308A (ja) 電子装置及び電子装置の良否の検査方法