JP2555786Y2 - 多チャンネルデータ同時転送表示装置 - Google Patents
多チャンネルデータ同時転送表示装置Info
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- JP2555786Y2 JP2555786Y2 JP1990114739U JP11473990U JP2555786Y2 JP 2555786 Y2 JP2555786 Y2 JP 2555786Y2 JP 1990114739 U JP1990114739 U JP 1990114739U JP 11473990 U JP11473990 U JP 11473990U JP 2555786 Y2 JP2555786 Y2 JP 2555786Y2
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- Japan
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- data
- channel
- memory
- dma
- dma transfer
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Description
【考案の詳細な説明】 （産業上の利用分野） 本考案は多チャンネルの入力を有するデジタルオシロ
スコープにおける多チャンネルデータ同時転送表示装置
に関する。
スコープにおける多チャンネルデータ同時転送表示装置
に関する。
（従来の技術） 従来の多チャンネルの入力を有するデジタルオシロス
コープにおける多チャンネルデータの転送表示装置は第
３図に示す如く、各チャンネルの入力をA/Dしたデジタ
ルデータはバス切替器15に入力し、バス切替器15をCPU1
8の制御のもとに切替えて、DMAコントローラ16に入力
し、データメモリ17に各チャンネル毎に順次転送し、格
納している。入力のチャンネル数を４としたとき、第４
図（ａ）、（ｂ）、（ｃ）、（ｄ）に示す入力は第４図
（ｅ）に示す如く各チャンネル毎に転送され、データメ
モリ17に順次格納される。
コープにおける多チャンネルデータの転送表示装置は第
３図に示す如く、各チャンネルの入力をA/Dしたデジタ
ルデータはバス切替器15に入力し、バス切替器15をCPU1
8の制御のもとに切替えて、DMAコントローラ16に入力
し、データメモリ17に各チャンネル毎に順次転送し、格
納している。入力のチャンネル数を４としたとき、第４
図（ａ）、（ｂ）、（ｃ）、（ｄ）に示す入力は第４図
（ｅ）に示す如く各チャンネル毎に転送され、データメ
モリ17に順次格納される。
データメモリ17に格納されたデータは読み出されて第
４図（ｆ）に示す期間中に、CPU18によって演算、アド
レス移動などのデータに再配置処理を行って、表示用デ
ータに変換し、ポート20を介してCPU18によってディス
プレイデータ切替器23をCPU側に切替えて、表示用デー
タをディスプレイ用のメモリ24に供給し、同時にCPU/ア
ドレス切替器22は第４図（ｇ）に示す如く表示用データ
をメモリ24に格納する期間CPU側に切替えて、CPU18によ
るアドレス指定に伴うアドレスに表示用データを第４図
（ｉ）に示す如くメモリ24に格納する。
４図（ｆ）に示す期間中に、CPU18によって演算、アド
レス移動などのデータに再配置処理を行って、表示用デ
ータに変換し、ポート20を介してCPU18によってディス
プレイデータ切替器23をCPU側に切替えて、表示用デー
タをディスプレイ用のメモリ24に供給し、同時にCPU/ア
ドレス切替器22は第４図（ｇ）に示す如く表示用データ
をメモリ24に格納する期間CPU側に切替えて、CPU18によ
るアドレス指定に伴うアドレスに表示用データを第４図
（ｉ）に示す如くメモリ24に格納する。
またCPU/アドレス切替器22がCPU側に切替られている
第４図（ｈ）の期間、ブランキング回路21はブランキン
グ信号を出力して、CPU/アドレス切替器22がCPU側に切
替えられている期間、画面上にノイズが現れるのを防
ぐ。CPU側からのアクセスが必要無くなると、ディスプ
レイデータ切替器23はCPUバスから切り離されてメモリ2
4はＹ出力端子に接続され、CPU/アドレス切替器22はデ
ィスプレイアドレス発生器19側に切替えられて、第４図
（ｊ）および第４図（ｋ）に示す期間、ディスプレイア
ドレス発生器19からのアドレス指定によりメモリ24に格
納されている表示用データは読み出されてＹ軸出力とし
てアナログ信号に変換し、ディスプレイアドレス発生器
19からのアドレスはＸ軸出力としてアナログ信号に変換
して、図示しないCRTのXY偏向板に印加して入力波形の
表示をさせている。
第４図（ｈ）の期間、ブランキング回路21はブランキン
グ信号を出力して、CPU/アドレス切替器22がCPU側に切
替えられている期間、画面上にノイズが現れるのを防
ぐ。CPU側からのアクセスが必要無くなると、ディスプ
レイデータ切替器23はCPUバスから切り離されてメモリ2
4はＹ出力端子に接続され、CPU/アドレス切替器22はデ
ィスプレイアドレス発生器19側に切替えられて、第４図
（ｊ）および第４図（ｋ）に示す期間、ディスプレイア
ドレス発生器19からのアドレス指定によりメモリ24に格
納されている表示用データは読み出されてＹ軸出力とし
てアナログ信号に変換し、ディスプレイアドレス発生器
19からのアドレスはＸ軸出力としてアナログ信号に変換
して、図示しないCRTのXY偏向板に印加して入力波形の
表示をさせている。
（考案が解決しようとする課題） しかし上記した従来の、多チャンネルの入力を有する
デジタルオシロスコープにおける多チャンネルデータの
転送表示装置によれば、チャンネル数が増加すればDMA
転送が各チャンネル毎にバス切替器にて切替られ、順次
DMAコントローラにてデータメモリに転送されるため、
チャンネル数に比例して転送時間が増加し、多現象の波
形を表示したい場合、表示レートが低下してしまうとい
う問題点があった。
デジタルオシロスコープにおける多チャンネルデータの
転送表示装置によれば、チャンネル数が増加すればDMA
転送が各チャンネル毎にバス切替器にて切替られ、順次
DMAコントローラにてデータメモリに転送されるため、
チャンネル数に比例して転送時間が増加し、多現象の波
形を表示したい場合、表示レートが低下してしまうとい
う問題点があった。
また、データを表示する場合においてもデータを書き
込むときと出力するときのタイミング切替回路にＺ軸を
含めた複雑な回路が必要となって、多現象表示になる
と、その回路が複雑なものとなるという問題点があっ
た。
込むときと出力するときのタイミング切替回路にＺ軸を
含めた複雑な回路が必要となって、多現象表示になる
と、その回路が複雑なものとなるという問題点があっ
た。
本考案は多チャンネルの入力表示の場合におけるデー
タのメモリへの転送時間を単チャンネルの場合と同様に
した多チャンネルデータ同時転送表示装置を提供するこ
とを目的とする。
タのメモリへの転送時間を単チャンネルの場合と同様に
した多チャンネルデータ同時転送表示装置を提供するこ
とを目的とする。
（課題を解決するための手段） 本考案の多チャンネルデータ同時転送表示装置は、多
チャンネルの入力を有するデジタルオシロスコープにお
ける多チャンネルデータ同時転送表示装置であって、１
掃引分の多チャンネルデータのA/D変換終了に同期してD
MA転送指示信号を送出してDMA転送を開始させかつDMA転
送終了信号によってDMA転送指示信号をクリアさせるフ
リップフロップと、DMA転送開始信号に基づいて多チャ
ンネル分のデータを同時に転送し、かつDMA転送終了に
基づいてDMA転送終了信号を送出するDMAコントローラ
と、DMAコントローラによって転送された多チャンネル
分のデータをチャンネル別に格納するデータメモリと、
データメモリに格納された記憶データを演算処理したデ
ータが読み出し動作と非同期で書き込まれて演算処理さ
れたデータを格納するマルチポートメモリと、発振器の
発振出力に基づいてアドレスデータを生成しかつ該アド
レスデータによるマルチポートメモリの指定アドレスに
格納された記憶データをチャンネル毎に読み出す読み出
し手段とを備え、アドレスデータに基づく掃引と協働し
て、読み出し手段により読み出されたデータの内容に伴
う表示を行うことを特徴とする。
チャンネルの入力を有するデジタルオシロスコープにお
ける多チャンネルデータ同時転送表示装置であって、１
掃引分の多チャンネルデータのA/D変換終了に同期してD
MA転送指示信号を送出してDMA転送を開始させかつDMA転
送終了信号によってDMA転送指示信号をクリアさせるフ
リップフロップと、DMA転送開始信号に基づいて多チャ
ンネル分のデータを同時に転送し、かつDMA転送終了に
基づいてDMA転送終了信号を送出するDMAコントローラ
と、DMAコントローラによって転送された多チャンネル
分のデータをチャンネル別に格納するデータメモリと、
データメモリに格納された記憶データを演算処理したデ
ータが読み出し動作と非同期で書き込まれて演算処理さ
れたデータを格納するマルチポートメモリと、発振器の
発振出力に基づいてアドレスデータを生成しかつ該アド
レスデータによるマルチポートメモリの指定アドレスに
格納された記憶データをチャンネル毎に読み出す読み出
し手段とを備え、アドレスデータに基づく掃引と協働し
て、読み出し手段により読み出されたデータの内容に伴
う表示を行うことを特徴とする。
（作用） 上記のように構成した本考案の多チャンネルデータ同
時転送表示装置によれば、 多チャンネル分のデータがDMAコントローラによって同
時にデータメモリに転送され、DMAコントローラによっ
て転送された多チャンネル分のデータはチャンネル別に
データメモリに格納される。データメモリに格納された
データを演算処理したデータは読み出し動作とは非同期
で書き込めるマルチポートメモリに書き込まれ、書き込
まれたデータは書き込みと非同期で読み出されて、マル
チポートメモリから読み出されたデータに伴う表示がな
される。
時転送表示装置によれば、 多チャンネル分のデータがDMAコントローラによって同
時にデータメモリに転送され、DMAコントローラによっ
て転送された多チャンネル分のデータはチャンネル別に
データメモリに格納される。データメモリに格納された
データを演算処理したデータは読み出し動作とは非同期
で書き込めるマルチポートメモリに書き込まれ、書き込
まれたデータは書き込みと非同期で読み出されて、マル
チポートメモリから読み出されたデータに伴う表示がな
される。
したがって多チャンネル分のデータが１チャンネル分
のデータ転送期間に、データメモリに転送されるため、
転送期間は速く１チャンネル分の時間で済み、かつ演算
処理されたデータは書き込みと読み出しが非同期のマル
チポートメモリに書き込まれ、書き込みと非同期で読み
出されるために、書き込み中はブランキング信号を発生
させる等、表示のための回路に複雑な回路を必要としな
い。
のデータ転送期間に、データメモリに転送されるため、
転送期間は速く１チャンネル分の時間で済み、かつ演算
処理されたデータは書き込みと読み出しが非同期のマル
チポートメモリに書き込まれ、書き込みと非同期で読み
出されるために、書き込み中はブランキング信号を発生
させる等、表示のための回路に複雑な回路を必要としな
い。
（実施例） 以下、本考案を実施例により説明する。
第１図は本考案の一実施例の構成を示すブロック図で
ある。
ある。
本実施例においては４チャンネルの場合であって、１
チャンネルは８ビットの垂直軸方向のデータへ変換され
る場合を例に説明する。
チャンネルは８ビットの垂直軸方向のデータへ変換され
る場合を例に説明する。
１〜４チャンネルの各入力チャンネルに入力された１
掃引分の信号をそれぞれA/D変換したデータは一旦メモ
リに格納され、１掃引分の各チャンネル別のデータブロ
ックはそれぞれバスａ、ｂ、ｃ、ｄを介して、DMAコン
トローラ１に同時に供給する。
掃引分の信号をそれぞれA/D変換したデータは一旦メモ
リに格納され、１掃引分の各チャンネル別のデータブロ
ックはそれぞれバスａ、ｂ、ｃ、ｄを介して、DMAコン
トローラ１に同時に供給する。
DMAコントローラ１は入力されたデータブロックを同
時にDMA転送可能なビット幅を有しており、本実施例で
はデータ入力は32ビット幅を有しており、例えば第１チ
ャンネルの入力には０〜７ビット目が、第２チャンネル
の入力には８〜15ビット目が、第３チャンネルの入力に
は16〜23ビット目が、第４チャンネルの入力は24〜31ビ
ット目が割り当てられている。
時にDMA転送可能なビット幅を有しており、本実施例で
はデータ入力は32ビット幅を有しており、例えば第１チ
ャンネルの入力には０〜７ビット目が、第２チャンネル
の入力には８〜15ビット目が、第３チャンネルの入力に
は16〜23ビット目が、第４チャンネルの入力は24〜31ビ
ット目が割り当てられている。
さらに端子ｅを介して１掃引分のA/D変換終了に同期
して出力されるDMAスタート信号が供給してあり、DMAス
タート信号はDMAフリップフロップ４のプリセット信号
として印加してあって、DMAフリップフロップ４の出
力はDMAコントローラ１にイネーブル信号として印加し
てあり、DMAスタート信号の印加によってDMA転送を開始
させる。
して出力されるDMAスタート信号が供給してあり、DMAス
タート信号はDMAフリップフロップ４のプリセット信号
として印加してあって、DMAフリップフロップ４の出
力はDMAコントローラ１にイネーブル信号として印加し
てあり、DMAスタート信号の印加によってDMA転送を開始
させる。
DMAコントローラ１のDMA転送終了信号はDMAフリップ
フロップ４のクリア信号として印加してある。DMAコン
トローラ１によりDMA転送された32ビットのデータ中の
０〜７ビットはデータメモリ21に、８〜15ビットはデー
タメモリ22に、16〜23ビットはデータメモリ23に、24〜
31ビットはデータメモリ24にそれぞれ割り付けてあっ
て、転送されたデータの各８ビットをデータメモリ21、
22、23、24にそれぞれ格納させる。この格納に際して、
32ビットの転送毎にメモリセレクタ３にメモリイネーブ
ル指示信号が出力され、メモリイネーブル信号を受けた
メモリセレクタ３はデータメモリ21、22、23および24に
同時にチップセレクト信号を供給する。チップセレクト
信号を受けたデータメモリ21、22、23、24は入力された
転送データをCPU8から供給されているアドレスデータに
対応するアドレスに格納する。
フロップ４のクリア信号として印加してある。DMAコン
トローラ１によりDMA転送された32ビットのデータ中の
０〜７ビットはデータメモリ21に、８〜15ビットはデー
タメモリ22に、16〜23ビットはデータメモリ23に、24〜
31ビットはデータメモリ24にそれぞれ割り付けてあっ
て、転送されたデータの各８ビットをデータメモリ21、
22、23、24にそれぞれ格納させる。この格納に際して、
32ビットの転送毎にメモリセレクタ３にメモリイネーブ
ル指示信号が出力され、メモリイネーブル信号を受けた
メモリセレクタ３はデータメモリ21、22、23および24に
同時にチップセレクト信号を供給する。チップセレクト
信号を受けたデータメモリ21、22、23、24は入力された
転送データをCPU8から供給されているアドレスデータに
対応するアドレスに格納する。
また、データメモリ21、22、23、または24の１以上を
ディスエーブルにするときは、CPU8からディスエーブル
にするチップを指示するチップセレクトデータをメモリ
セレクタ３に供給し、供給されたチップセレクトデータ
に対応するデータメモリのチップセレクトを禁止して、
この指定により指定されたデータメモリにデータの格納
を禁止する。
ディスエーブルにするときは、CPU8からディスエーブル
にするチップを指示するチップセレクトデータをメモリ
セレクタ３に供給し、供給されたチップセレクトデータ
に対応するデータメモリのチップセレクトを禁止して、
この指定により指定されたデータメモリにデータの格納
を禁止する。
データメモリ21、22、23、24に格納されたデータは読
み出されて、CPU8において表示のための演算、処理がな
されて、表示のための演算、処理がなされたデータは読
み出しと書き込みが非同期で行えるマルチポートメモリ
５に書き込まれて、格納される。この格納はチャンネル
毎に対応してマルチポートメモリ５内に形成したさせた
各チャンネルブロックに格納する。
み出されて、CPU8において表示のための演算、処理がな
されて、表示のための演算、処理がなされたデータは読
み出しと書き込みが非同期で行えるマルチポートメモリ
５に書き込まれて、格納される。この格納はチャンネル
毎に対応してマルチポートメモリ５内に形成したさせた
各チャンネルブロックに格納する。
発振器７の発振出力はアドレス発生器６に入力して、
デイスプレイアドレスを発生させ、ディスプレイアドレ
スによって指定したアドレスに格納してあるデータをマ
ルチポートメモリ５から各チャンネルブロック毎に読み
出す。各チャンネルブロック毎に読み出したデータはＹ
出力としてアナログ信号に変換し、アドレス発生器６か
らの発生アドレスはＸ出力としてアナログ信号に変換
し、CRTの偏向板に印加して入力波形をCRT管面上に表示
させる。
デイスプレイアドレスを発生させ、ディスプレイアドレ
スによって指定したアドレスに格納してあるデータをマ
ルチポートメモリ５から各チャンネルブロック毎に読み
出す。各チャンネルブロック毎に読み出したデータはＹ
出力としてアナログ信号に変換し、アドレス発生器６か
らの発生アドレスはＸ出力としてアナログ信号に変換
し、CRTの偏向板に印加して入力波形をCRT管面上に表示
させる。
上記の如く構成した本実施例において、入力信号の波
形は例えば第２図（ａ）〜（ｄ）に示す如くであり、１
掃引分のサンプリング期間を1stとする。1st期間の終了
時に第２図（ｅ）に示す如くDMAスタート信号が出力さ
れる。DMAスタート信号を受けてDMAフリップフロップ４
から第２図（ｆ）に示す如く出力が発生させられて、
DMAコントローラ１はイネーブル状態に制御され、バス
ａ、ｂ、ｃ、ｄから供給された32ビット（８ビット×４
チャンネル）のデータが同時にデータメモリ21、22、
23、24に第２図（ｇ）〜（ｊ）に示す如く転送される。
この転送と同時にデータメモリ21、22、23および24はチ
ップセレクト状態に制御されていて、データメモリ21、
22、23および24に、第１〜第４チャンネルのデータが格
納される。
形は例えば第２図（ａ）〜（ｄ）に示す如くであり、１
掃引分のサンプリング期間を1stとする。1st期間の終了
時に第２図（ｅ）に示す如くDMAスタート信号が出力さ
れる。DMAスタート信号を受けてDMAフリップフロップ４
から第２図（ｆ）に示す如く出力が発生させられて、
DMAコントローラ１はイネーブル状態に制御され、バス
ａ、ｂ、ｃ、ｄから供給された32ビット（８ビット×４
チャンネル）のデータが同時にデータメモリ21、22、
23、24に第２図（ｇ）〜（ｊ）に示す如く転送される。
この転送と同時にデータメモリ21、22、23および24はチ
ップセレクト状態に制御されていて、データメモリ21、
22、23および24に、第１〜第４チャンネルのデータが格
納される。
この格納に続いてデータメモリ21、22、23、24に格納
されたデータは読み出されて、第２図（ｋ）の期間にCP
U8において表示のための演算、処理がなされて、第２図
（ｌ）に示す期間にマルチポートメモリ５に順次、チャ
ンネル毎に形成したブロックに格納される。この格納は
マルチポートメモリのために同期をとらずに一般のメモ
リのように演算終了後直ちに行うことができる。マルチ
ポートメモリ５に格納されたデータを模式的に示せば第
２図（ｍ）に示す如くである。
されたデータは読み出されて、第２図（ｋ）の期間にCP
U8において表示のための演算、処理がなされて、第２図
（ｌ）に示す期間にマルチポートメモリ５に順次、チャ
ンネル毎に形成したブロックに格納される。この格納は
マルチポートメモリのために同期をとらずに一般のメモ
リのように演算終了後直ちに行うことができる。マルチ
ポートメモリ５に格納されたデータを模式的に示せば第
２図（ｍ）に示す如くである。
マルチポーチメモリ５はアドレス発生器６からのアド
レスデータでアドレス指定されており、またアドレス発
生器６は１画面の表示に必要な１〜ｎのアドレスデータ
を発生している。この１〜ｎまでのアドレスデータが出
力される周期は1stの期間より十分短く設定してある。
レスデータでアドレス指定されており、またアドレス発
生器６は１画面の表示に必要な１〜ｎのアドレスデータ
を発生している。この１〜ｎまでのアドレスデータが出
力される周期は1stの期間より十分短く設定してある。
アドレス発生器６からのアドレスデータを受けて、ア
ドレス発生器６から出力されるアドレスデータに対応す
るアドレスに格納されているマルチポート５の格納デー
タはマルチポートメモリ５から読み出される。この読み
出しはメモリブロック毎に行われる。この読み出しによ
りＹ出力は第２図（ｎ）に示す如くであり、またＸ出力
は第２図（ｐ）に示す如くであって、それぞれアナログ
信号に変換されて、CRTに供給され、チャンネル１〜４
の入力信号の波形がCRTの管面上に多チャンネル表示さ
れることになる。この場合にマルチポートメモリ５から
のデータ読み出しは、マルチポート５へのデータの格納
の影響は受けないためにブランキング回路の必要は無く
なる。
ドレス発生器６から出力されるアドレスデータに対応す
るアドレスに格納されているマルチポート５の格納デー
タはマルチポートメモリ５から読み出される。この読み
出しはメモリブロック毎に行われる。この読み出しによ
りＹ出力は第２図（ｎ）に示す如くであり、またＸ出力
は第２図（ｐ）に示す如くであって、それぞれアナログ
信号に変換されて、CRTに供給され、チャンネル１〜４
の入力信号の波形がCRTの管面上に多チャンネル表示さ
れることになる。この場合にマルチポートメモリ５から
のデータ読み出しは、マルチポート５へのデータの格納
の影響は受けないためにブランキング回路の必要は無く
なる。
データメモリは21、22、23、24に分離されている場合
を例に説明したが、一つのメモリーであってもよい。
を例に説明したが、一つのメモリーであってもよい。
（考案の効果） 以上説明したように本考案によれば、多チャンネルの
データ収集時は１チャンネルと同一転送時間でデータの
転送ができるために、より高速のデータに対する表示が
できる効果がある。また、同一の表示周期の場合はデー
タ入力回数を増加させることができるために、データの
演算などの時間の影響を少なくすることができる効果が
ある。また転送速度が向上しているため１チャンネル当
たりのデータビットが増加した場合に有効であり、高精
度の測定が可能となる効果もある。
データ収集時は１チャンネルと同一転送時間でデータの
転送ができるために、より高速のデータに対する表示が
できる効果がある。また、同一の表示周期の場合はデー
タ入力回数を増加させることができるために、データの
演算などの時間の影響を少なくすることができる効果が
ある。また転送速度が向上しているため１チャンネル当
たりのデータビットが増加した場合に有効であり、高精
度の測定が可能となる効果もある。
【図面の簡単な説明】 第１図は本考案の一実施例の構成を示すブロック図。 第２図は本考案の一実施例の作用の説明に供するタイミ
ング図。 第３図は従来例の構成を示すブロック図。 第４図は従来例の作用の説明に供するタイミング図。 １……DMAコントローラ、221、22、23および24……デー
タメモリ、３……メモリセレクタ、４……DMAフリップ
フロップ、５……マルチポートメモリ、６……アドレス
発生器、８……CPU。
ング図。 第３図は従来例の構成を示すブロック図。 第４図は従来例の作用の説明に供するタイミング図。 １……DMAコントローラ、221、22、23および24……デー
タメモリ、３……メモリセレクタ、４……DMAフリップ
フロップ、５……マルチポートメモリ、６……アドレス
発生器、８……CPU。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−108267（ＪＰ，Ａ) 特開 平２−1579（ＪＰ，Ａ) 特開 平２−204778（ＪＰ，Ａ) 特開 昭59−192969（ＪＰ，Ａ) 特開 昭63−165767（ＪＰ，Ａ) 特開 昭60−247172（ＪＰ，Ａ) 特開 昭63−163622（ＪＰ，Ａ) 特開 昭59−157570（ＪＰ，Ａ) 特開 昭56−118139（ＪＰ，Ａ) 特開 昭60−220865（ＪＰ，Ａ) 特開 平１−131918（ＪＰ，Ａ) 特開 昭60−247689（ＪＰ，Ａ) 実開 昭56−168849（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】多チャンネルの入力を有するデジタルオシ
ロスコープにおける多チャンネルデータ同時転送表示装
置であって、１掃引分の多チャンネルデータのA/D変換
終了に同期してDMA転送指示信号を送出してDMA転送を開
始させかつDMA転送終了信号によってDMA転送指示信号を
クリアさせるフリップフロップと、DMA転送開始信号に
基づいて多チャンネル分のデータを同時に転送し、かつ
DMA転送終了に基づいてDMA転送終了信号を送出するDMA
コントローラと、DMAコントローラによって転送された
多チャンネル分のデータをチャンネル別に格納するデー
タメモリと、データメモリに格納された記憶データを演
算処理したデータが読み出し動作と非同期で書き込まれ
て演算処理されたデータを格納するマルチポートメモリ
と、発振器の発振出力に基づいてアドレスデータを生成
しかつ該アドレスデータによるマルチポートメモリの指
定アドレスに格納された記憶データをチャンネル毎に読
み出す読み出し手段とを備え、アドレスデータに基づく
掃引と協働して、読み出し手段により読み出されたデー
タの内容に伴う表示を行うことを特徴とする多チャンネ
ルデータ同時転送表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990114739U JP2555786Y2 (ja) | 1990-11-02 | 1990-11-02 | 多チャンネルデータ同時転送表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990114739U JP2555786Y2 (ja) | 1990-11-02 | 1990-11-02 | 多チャンネルデータ同時転送表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0471174U JPH0471174U (ja) | 1992-06-24 |
| JP2555786Y2 true JP2555786Y2 (ja) | 1997-11-26 |
Family
ID=31862451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990114739U Expired - Fee Related JP2555786Y2 (ja) | 1990-11-02 | 1990-11-02 | 多チャンネルデータ同時転送表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555786Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009122181A (ja) * | 2007-11-12 | 2009-06-04 | Yamatake Corp | データ処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809189A (en) * | 1986-10-09 | 1989-02-28 | Tektronix, Inc. | Equivalent time waveform data display |
| US4975880A (en) * | 1988-05-02 | 1990-12-04 | Tektronix, Inc. | Memory system for storing data from variable numbers of input data streams |
-
1990
- 1990-11-02 JP JP1990114739U patent/JP2555786Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0471174U (ja) | 1992-06-24 |
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