JPH04344987A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH04344987A JPH04344987A JP3117396A JP11739691A JPH04344987A JP H04344987 A JPH04344987 A JP H04344987A JP 3117396 A JP3117396 A JP 3117396A JP 11739691 A JP11739691 A JP 11739691A JP H04344987 A JPH04344987 A JP H04344987A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- image processing
- request signal
- image
- bus request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000003384 imaging method Methods 0.000 claims description 12
- 238000007689 inspection Methods 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
Landscapes
- Image Processing (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、物品の検査又は組立等
に用いられる画像処理装置に関する。
に用いられる画像処理装置に関する。
【０００２】
【従来の技術】画像処理装置を用いて、組立及び検査等
をより高速に行うためには、画像処理装置の画像入力処
理及び入力画像に対する画像処理を高速に行う必要があ
る。
をより高速に行うためには、画像処理装置の画像入力処
理及び入力画像に対する画像処理を高速に行う必要があ
る。
【０００３】画像処理装置では、撮像装置で撮像した画
像を画像メモリに書込み、画像メモリから画像データを
読出して、目的に応じた画像処理を行う。画像メモリに
対する画像データの読出し／書込みは、特定のアドレス
を指定して行われるため、複数のデバイスが同時に画像
メモリをアクセスすることは許されない。そこで、バス
セレクタを用い、画像メモリに対し常に１つのデバイス
からしかアクセスできないようにしている。
像を画像メモリに書込み、画像メモリから画像データを
読出して、目的に応じた画像処理を行う。画像メモリに
対する画像データの読出し／書込みは、特定のアドレス
を指定して行われるため、複数のデバイスが同時に画像
メモリをアクセスすることは許されない。そこで、バス
セレクタを用い、画像メモリに対し常に１つのデバイス
からしかアクセスできないようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来で
は、画像入力処理中は、システムプロセッサ及び専用の
画像処理回路から画像メモリへのアクセスを全面的に禁
止していたため、画像入力処理中における空き時間が無
駄になり、画像処理装置の処理時間を長くする原因とな
っていた。
は、画像入力処理中は、システムプロセッサ及び専用の
画像処理回路から画像メモリへのアクセスを全面的に禁
止していたため、画像入力処理中における空き時間が無
駄になり、画像処理装置の処理時間を長くする原因とな
っていた。
【０００５】本発明の目的は、このような問題点に鑑み
、画像入力開始から画像処理終了までの全時間を短縮す
ることができる画像処理装置を提供することにある。
、画像入力開始から画像処理終了までの全時間を短縮す
ることができる画像処理装置を提供することにある。
【０００６】
【課題を解決するための手段及びその作用】本発明に係
る画像処理装置を、実施例図中の対応する構成要素の符
号を引用して説明する。
る画像処理装置を、実施例図中の対応する構成要素の符
号を引用して説明する。
【０００７】この画像処理装置は、例えば図１に示す如
く、対象物を撮像し、映像信号及び同期信号を出力する
撮像装置１０と、画像記憶手段２０と、画像記憶手段２
０に書込むために該映像信号をデジタル化し、かつ、該
書込みのアドレスを該同期信号に基づいて生成する画像
入力回路１２〜１６と、画像記憶手段２０に書込まれた
画像データを処理する画像処理手段２２、２４と、選択
制御信号に応じて、画像入力回路１２〜１６と画像処理
手段２２、２４のいずれか一方をバスを介し画像記憶手
段２０、２０Ａに選択的に接続させるバスセレクタ１８
とを有する。本発明の特徴は、バスアービタ２６を備え
、画像入力処理の合間には、第１バスリクエスト信号Ｂ
Ｒ１を所定時間オフにして該第２バスリクエスト信号を
受付可能にすることにあり、このバスアービタ２６は、
画像入力回路１２〜１６からの第１バスリクエスト信号
ＢＲ１を画像処理手段２２、２４からの第２バスリクエ
スト信号ＢＲ２、ＢＲ３よりも優先させて該接続を決定
し、該接続を行うための該選択制御信号をバスセレクタ
１８に供給する。
く、対象物を撮像し、映像信号及び同期信号を出力する
撮像装置１０と、画像記憶手段２０と、画像記憶手段２
０に書込むために該映像信号をデジタル化し、かつ、該
書込みのアドレスを該同期信号に基づいて生成する画像
入力回路１２〜１６と、画像記憶手段２０に書込まれた
画像データを処理する画像処理手段２２、２４と、選択
制御信号に応じて、画像入力回路１２〜１６と画像処理
手段２２、２４のいずれか一方をバスを介し画像記憶手
段２０、２０Ａに選択的に接続させるバスセレクタ１８
とを有する。本発明の特徴は、バスアービタ２６を備え
、画像入力処理の合間には、第１バスリクエスト信号Ｂ
Ｒ１を所定時間オフにして該第２バスリクエスト信号を
受付可能にすることにあり、このバスアービタ２６は、
画像入力回路１２〜１６からの第１バスリクエスト信号
ＢＲ１を画像処理手段２２、２４からの第２バスリクエ
スト信号ＢＲ２、ＢＲ３よりも優先させて該接続を決定
し、該接続を行うための該選択制御信号をバスセレクタ
１８に供給する。
【０００８】本発明では、画像入力回路１２〜１６から
の第１バスリクエスト信号ＢＲ１を画像処理手段２２、
２４からの第２バスリクエスト信号ＢＲ２、ＢＲ３より
も優先させるバスアービタ２６を備え、かつ、画像入力
処理の合間には、第１バスリクエスト信号ＢＲ１をオフ
にするので、画像入力処理の合間が有効利用される。し
たがって、画像入力開始から画像処理終了までの全時間
を短縮することができる。
の第１バスリクエスト信号ＢＲ１を画像処理手段２２、
２４からの第２バスリクエスト信号ＢＲ２、ＢＲ３より
も優先させるバスアービタ２６を備え、かつ、画像入力
処理の合間には、第１バスリクエスト信号ＢＲ１をオフ
にするので、画像入力処理の合間が有効利用される。し
たがって、画像入力開始から画像処理終了までの全時間
を短縮することができる。
【０００９】本発明の第１態様では、例えば図１に示す
如く、画像処理手段は、ハードウエア構成で特定の画像
処理を高速に行う画像処理回路２４と、該特定の画像処
理以外の全体的な処理をソフトウエア構成で行うシステ
ムプロセッサ２２とを有する。バスセレクタ１８は、選
択制御信号に応じて、画像入力回路１２〜１６と画像処
理回路２４とシステムプロセッサ２２とのいずれか一つ
をバスを介し画像記憶手段２０に選択的に接続させる。 第２バスリクエスト信号は、システムプロセッサ２２か
らの第３バスリクエスト信号ＢＲ２と、画像処理回路２
４からの第４バスリクエスト信号ＢＲ３とを有する。ま
た、バスアービタ２６は、第１バスリクエスト信号ＢＲ
１、第３バスリクエスト信号ＢＲ２、第４バスリクエス
ト信号ＢＲ３の順の優先順位で上記接続を決定する。
如く、画像処理手段は、ハードウエア構成で特定の画像
処理を高速に行う画像処理回路２４と、該特定の画像処
理以外の全体的な処理をソフトウエア構成で行うシステ
ムプロセッサ２２とを有する。バスセレクタ１８は、選
択制御信号に応じて、画像入力回路１２〜１６と画像処
理回路２４とシステムプロセッサ２２とのいずれか一つ
をバスを介し画像記憶手段２０に選択的に接続させる。 第２バスリクエスト信号は、システムプロセッサ２２か
らの第３バスリクエスト信号ＢＲ２と、画像処理回路２
４からの第４バスリクエスト信号ＢＲ３とを有する。ま
た、バスアービタ２６は、第１バスリクエスト信号ＢＲ
１、第３バスリクエスト信号ＢＲ２、第４バスリクエス
ト信号ＢＲ３の順の優先順位で上記接続を決定する。
【００１０】この構成の場合、ハードウエア構成で特定
の画像処理を高速に行う画像処理回路２４と、該特定の
画像処理以外の全体的な処理をソフトウエア構成で行う
システムプロセッサ２２とで画像処理手段を構成してい
るので、画像処理をより高速に行うことができ、上記効
果が高められる。
の画像処理を高速に行う画像処理回路２４と、該特定の
画像処理以外の全体的な処理をソフトウエア構成で行う
システムプロセッサ２２とで画像処理手段を構成してい
るので、画像処理をより高速に行うことができ、上記効
果が高められる。
【００１１】本発明の第２態様では、例えば図２に示す
如く、画像記憶手段２０ＡはＤＲＡＭ２０Ａである。Ｄ
ＲＡＭ２０Ａの記憶内容を保持するために、該記憶内容
をＤＲＡＭ２０Ａに対し再書込みするリフレッシュ回路
２８を備えている。このリフレッシュ回路２８は、第５
バスリクエスト信号ＢＲ４をバスアービタ２６Ａに対し
出力する。バスセレクタ１８Ａは、選択制御信号に応じ
て、画像入力回路１２〜１６と画像処理回路２４とシス
テムプロセッサ２２とリフレッシュ回路２８のいずれか
一つをバスを介しＤＲＡＭ２０Ａに選択的に接続させる
。また、バスアービタ２６Ａは、第１バスリクエスト信
号ＢＲ１、第５バスリクエスト信号ＢＲ４、第３バスリ
クエスト信号ＢＲ２、第４バスリクエスト信号ＢＲ３の
順の優先順位で上記接続を決定する。
如く、画像記憶手段２０ＡはＤＲＡＭ２０Ａである。Ｄ
ＲＡＭ２０Ａの記憶内容を保持するために、該記憶内容
をＤＲＡＭ２０Ａに対し再書込みするリフレッシュ回路
２８を備えている。このリフレッシュ回路２８は、第５
バスリクエスト信号ＢＲ４をバスアービタ２６Ａに対し
出力する。バスセレクタ１８Ａは、選択制御信号に応じ
て、画像入力回路１２〜１６と画像処理回路２４とシス
テムプロセッサ２２とリフレッシュ回路２８のいずれか
一つをバスを介しＤＲＡＭ２０Ａに選択的に接続させる
。また、バスアービタ２６Ａは、第１バスリクエスト信
号ＢＲ１、第５バスリクエスト信号ＢＲ４、第３バスリ
クエスト信号ＢＲ２、第４バスリクエスト信号ＢＲ３の
順の優先順位で上記接続を決定する。
【００１２】この構成の場合、リフレッシュ動作が必要
なＤＲＡＭを用いても、上記本発明の効果が得られる。
なＤＲＡＭを用いても、上記本発明の効果が得られる。
【００１３】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００１４】（１）第１実施例
図３は、従来の画像処理装置ブロック図である。
【００１５】例えば、検査又は組立の対象物が搬送装置
上に載置され、対象物間のピッチで対象物が間欠送りさ
れ、この搬送装置の上方に撮像装置１０が配置されてい
る。撮像装置１０で対象物を撮像すると、撮像装置１０
から映像信号及び同期信号が出力される。この映像信号
は、２値化回路１２に供給されて２値化された後、Ｓ／
Ｐ変換器１４に供給されて例えば８ビットの並列データ
に変換される。また、同期信号はアドレス生成回路１６
に供給され、書込みアドレスが生成される。この書込み
アドレスは、Ｓ／Ｐ変換器１４から並列データが出力さ
れる毎にインクリメントされる。これら並列データ及び
書込みアドレスは、バスＢ１、バスセレクタ１８及びバ
スＢ０を介して画像メモリ２０に供給され、画像メモリ
２０の該アドレスに該データが書込まれる。画像メモリ
２０は、ＳＲＡＭで構成されている。
上に載置され、対象物間のピッチで対象物が間欠送りさ
れ、この搬送装置の上方に撮像装置１０が配置されてい
る。撮像装置１０で対象物を撮像すると、撮像装置１０
から映像信号及び同期信号が出力される。この映像信号
は、２値化回路１２に供給されて２値化された後、Ｓ／
Ｐ変換器１４に供給されて例えば８ビットの並列データ
に変換される。また、同期信号はアドレス生成回路１６
に供給され、書込みアドレスが生成される。この書込み
アドレスは、Ｓ／Ｐ変換器１４から並列データが出力さ
れる毎にインクリメントされる。これら並列データ及び
書込みアドレスは、バスＢ１、バスセレクタ１８及びバ
スＢ０を介して画像メモリ２０に供給され、画像メモリ
２０の該アドレスに該データが書込まれる。画像メモリ
２０は、ＳＲＡＭで構成されている。
【００１６】バスセレクタ１８には、システムプロセッ
サ２２及び画像処理回路２４がそれぞれバスＢ２及びバ
スＢ３を介して接続されており、バスアービタ２６から
の選択制御信号に応じて、バスＢ１、Ｂ２及びＢ３のい
ずれか１つが選択されて、バスＢ０に接続される。この
画像処理回路２４は、ハードウエア構成により、画像メ
モリ２０に書込まれた画像に対する特定の画像処理を高
速に行う。これに対し、システムプロセッサ２２は、Ｍ
ＰＵ、プログラムメモリ、ワークメモリ及びＩ／Ｏポー
トを備えており、ソフトウエア構成で該特定の画像処理
以外の全体的な画像処理及びその他の処理を行う。
サ２２及び画像処理回路２４がそれぞれバスＢ２及びバ
スＢ３を介して接続されており、バスアービタ２６から
の選択制御信号に応じて、バスＢ１、Ｂ２及びＢ３のい
ずれか１つが選択されて、バスＢ０に接続される。この
画像処理回路２４は、ハードウエア構成により、画像メ
モリ２０に書込まれた画像に対する特定の画像処理を高
速に行う。これに対し、システムプロセッサ２２は、Ｍ
ＰＵ、プログラムメモリ、ワークメモリ及びＩ／Ｏポー
トを備えており、ソフトウエア構成で該特定の画像処理
以外の全体的な画像処理及びその他の処理を行う。
【００１７】バスアービタ２６には、Ｓ／Ｐ変換器１４
、システムプロセッサ２２及び画像処理回路２４からそ
れぞれバスリクエスト信号ＢＲ１、ＢＲ２及びＢＲ３が
供給される。バスアービタ２６は、バスリクエスト信号
ＢＲ１を受付けるとＳ／Ｐ変換器１４にアクノリッジ信
号ＡＫ１を供給し、バスリクエスト信号ＢＲ２を受付け
るとシステムプロセッサ２２にアクノリッジ信号ＡＫ２
を供給し、バスリクエスト信号ＢＲ３を受付けると画像
処理回路２４にアクノリッジ信号ＡＫ３を供給する。 また、撮像装置１０には、システムプロセッサ２２から
撮像指令が供給され、これに応答して、撮像装置１０か
らシステムプロセッサ２２にアクノリッジ信号ＡＫ０が
供給される。
、システムプロセッサ２２及び画像処理回路２４からそ
れぞれバスリクエスト信号ＢＲ１、ＢＲ２及びＢＲ３が
供給される。バスアービタ２６は、バスリクエスト信号
ＢＲ１を受付けるとＳ／Ｐ変換器１４にアクノリッジ信
号ＡＫ１を供給し、バスリクエスト信号ＢＲ２を受付け
るとシステムプロセッサ２２にアクノリッジ信号ＡＫ２
を供給し、バスリクエスト信号ＢＲ３を受付けると画像
処理回路２４にアクノリッジ信号ＡＫ３を供給する。 また、撮像装置１０には、システムプロセッサ２２から
撮像指令が供給され、これに応答して、撮像装置１０か
らシステムプロセッサ２２にアクノリッジ信号ＡＫ０が
供給される。
【００１８】次に、上記の如く構成された本第１実施例
の動作を説明する。
の動作を説明する。
【００１９】システムプロセッサ２２から撮像装置１０
へ撮像指令が発せられ、撮像装置１０は、これに応答し
て、対象物の撮像を開始し、同時に、システムプロセッ
サ２２にアクノリッジ信号ＡＫ０を供給する。これに伴
い、Ｓ／Ｐ変換器１４は、図２（Ａ）に示す如く周期的
に直列／並列変換を行う。この変換が終了する毎に、図
２（Ｂ）に示すバスリクエスト信号ＢＲ１がＳ／Ｐ変換
器１４からバスアービタ２６へ供給される。一方、シス
テムプロセッサ２２及び画像処理回路２４から図２（Ｃ
）及び（Ｄ）に示すようなバスリクエスト信号ＢＲ２及
びＢＲ３が４６に供給される。バスアービタ２６は、バ
スリクエスト信号ＢＲ１、ＢＲ２、ＢＲ３の順の優先順
位に基づいてバス選択を決定し、選択制御信号をバスセ
レクタ１８に供給し、同時に、上述の如くアクノリッジ
信号ＡＫ１〜ＡＫ３のいずれかをＳ／Ｐ変換器１４、シ
ステムプロセッサ２２、画像処理回路２４のいずれかに
供給する。
へ撮像指令が発せられ、撮像装置１０は、これに応答し
て、対象物の撮像を開始し、同時に、システムプロセッ
サ２２にアクノリッジ信号ＡＫ０を供給する。これに伴
い、Ｓ／Ｐ変換器１４は、図２（Ａ）に示す如く周期的
に直列／並列変換を行う。この変換が終了する毎に、図
２（Ｂ）に示すバスリクエスト信号ＢＲ１がＳ／Ｐ変換
器１４からバスアービタ２６へ供給される。一方、シス
テムプロセッサ２２及び画像処理回路２４から図２（Ｃ
）及び（Ｄ）に示すようなバスリクエスト信号ＢＲ２及
びＢＲ３が４６に供給される。バスアービタ２６は、バ
スリクエスト信号ＢＲ１、ＢＲ２、ＢＲ３の順の優先順
位に基づいてバス選択を決定し、選択制御信号をバスセ
レクタ１８に供給し、同時に、上述の如くアクノリッジ
信号ＡＫ１〜ＡＫ３のいずれかをＳ／Ｐ変換器１４、シ
ステムプロセッサ２２、画像処理回路２４のいずれかに
供給する。
【００２０】これにより、バスＢ１、Ｂ２及びＢ３は、
図２（Ｅ）、（Ｆ）及び（Ｇ）に示す如く選択される。 そして、直列／並列変換の合間にＳ／Ｐ変換器１４から
画像メモリ２０へデータの書込みが行われ、この書込み
の合間に、該選択に応じて入力画像に対するシステムプ
ロセッサ２２及び画像処理回路２４の処理が行われる。 撮像装置１０が光ビーム走査型の場合、すなわち、光ビ
ームを対象物上で直線状に走査させ、対象物が搭載され
たステージを光走査線の幅だけ光ビーム走査方向に直角
な方向へステップ駆動する場合には、図２（Ａ）に示す
ような比較的大きな空き時間が生ずるので、本実施例の
効果が特に高くなる。
図２（Ｅ）、（Ｆ）及び（Ｇ）に示す如く選択される。 そして、直列／並列変換の合間にＳ／Ｐ変換器１４から
画像メモリ２０へデータの書込みが行われ、この書込み
の合間に、該選択に応じて入力画像に対するシステムプ
ロセッサ２２及び画像処理回路２４の処理が行われる。 撮像装置１０が光ビーム走査型の場合、すなわち、光ビ
ームを対象物上で直線状に走査させ、対象物が搭載され
たステージを光走査線の幅だけ光ビーム走査方向に直角
な方向へステップ駆動する場合には、図２（Ａ）に示す
ような比較的大きな空き時間が生ずるので、本実施例の
効果が特に高くなる。
【００２１】この様にして、画像入力処理の合間が有効
利用され、画像処理装置の処理時間が短縮される。
利用され、画像処理装置の処理時間が短縮される。
【００２２】（２）第２実施例
図３は、本発明の第２実施例の画像処理装置ブロック図
である。
である。
【００２３】この画像処理装置では、画像メモリ２０Ａ
としてＤＲＡＭを用いており、その記憶内容を保持する
ために、リフレッシュ回路２８を、バスＢ４を介しバス
セレクタ１８Ａに接続して、周期的に再書込み（リフレ
ッシュ）を行っている。リフレッシュ回路２８からバス
アービタ２６Ａには、例えば１６μｓｅｃ以下の時間毎
に１個のパルスがバスリクエスト信号ＢＲ４として供給
される。一方、Ｓ／Ｐ変換器１４が２値化回路１２から
データを取り込む速度は、例えば３０ＭＨｚであり、そ
の周期は、リフレッシュ周期よりも極めて短い。リフレ
ッシュ動作は、直列／並列変換中に確実に行うことがで
きる。
としてＤＲＡＭを用いており、その記憶内容を保持する
ために、リフレッシュ回路２８を、バスＢ４を介しバス
セレクタ１８Ａに接続して、周期的に再書込み（リフレ
ッシュ）を行っている。リフレッシュ回路２８からバス
アービタ２６Ａには、例えば１６μｓｅｃ以下の時間毎
に１個のパルスがバスリクエスト信号ＢＲ４として供給
される。一方、Ｓ／Ｐ変換器１４が２値化回路１２から
データを取り込む速度は、例えば３０ＭＨｚであり、そ
の周期は、リフレッシュ周期よりも極めて短い。リフレ
ッシュ動作は、直列／並列変換中に確実に行うことがで
きる。
【００２４】そこで、バスアービタ２６Ａは、バスリク
エスト信号ＢＲ１、ＢＲ４、ＢＲ２、ＢＲ３の順の優先
順位に基づいてバス選択を決定し、選択制御信号をバス
セレクタ１８Ａに供給する。他の点は上記第１実施例と
同一である。
エスト信号ＢＲ１、ＢＲ４、ＢＲ２、ＢＲ３の順の優先
順位に基づいてバス選択を決定し、選択制御信号をバス
セレクタ１８Ａに供給する。他の点は上記第１実施例と
同一である。
【００２５】
【発明の効果】以上説明した如く、本発明に係る画像処
理装置では、画像入力回路からの第１バスリクエスト信
号を画像処理手段からの第２バスリクエスト信号よりも
優先させるバスアービタを備え、かつ、画像入力処理の
合間には、第１バスリクエスト信号を所定時間オフにし
て第２バスリクエスト信号を受付可能にするするので、
画像入力処理の合間が有効利用され、これにより、画像
入力開始から画像処理終了までの全時間を短縮すること
ができるという効果を奏する。
理装置では、画像入力回路からの第１バスリクエスト信
号を画像処理手段からの第２バスリクエスト信号よりも
優先させるバスアービタを備え、かつ、画像入力処理の
合間には、第１バスリクエスト信号を所定時間オフにし
て第２バスリクエスト信号を受付可能にするするので、
画像入力処理の合間が有効利用され、これにより、画像
入力開始から画像処理終了までの全時間を短縮すること
ができるという効果を奏する。
【００２６】本発明の第１態様では、ハードウエア構成
で特定の画像処理を高速に行う画像処理回路と、該特定
の画像処理以外の全体的な処理をソフトウエア構成で行
うシステムプロセッサとで、画像処理手段を構成してい
るので、画像処理をより高速に行うことができ、上記効
果が高められる。
で特定の画像処理を高速に行う画像処理回路と、該特定
の画像処理以外の全体的な処理をソフトウエア構成で行
うシステムプロセッサとで、画像処理手段を構成してい
るので、画像処理をより高速に行うことができ、上記効
果が高められる。
【００２７】本発明の第２態様では、リフレッシュ動作
が必要なＤＲＡＭを用いても、上記本発明の効果が得ら
れるという効果を奏する。
が必要なＤＲＡＭを用いても、上記本発明の効果が得ら
れるという効果を奏する。
【図１】本発明の第１実施例の画像処理装置ブロック図
である。
である。
【図２】図１の装置の動作を示すタイムチャートである
。
。
【図３】本発明の第２実施例の画像処理装置ブロック図
である。
である。
１４ Ｓ／Ｐ変換器
Ｂ０〜Ｂ４ バス
ＢＲ１〜ＢＲ４ バスリクエスト信号ＡＫ０〜ＡＫ３
アクノリッジ信号
アクノリッジ信号
Claims (3)
- 【請求項１】 対象物を撮像し、映像信号及び同期信
号を出力する撮像装置（１０）と、画像記憶手段（２０
、２０Ａ）と、該画像記憶手段に書込むために該映像信
号をデジタル化し、かつ、該書込みのアドレスを該同期
信号に基づいて生成する画像入力回路（１２〜１６）と
、該画像記憶手段に書込まれた画像データを処理する画
像処理手段（２２、２４）と、選択制御信号に応じて、
該画像入力回路と該画像処理手段のいずれか一方をバス
を介し該画像記憶手段に選択的に接続させるバスセレク
タ（１８、１８Ａ）とを有する画像処理装置において、
該画像入力回路からの第１バスリクエスト信号（ＢＲ１
）を該画像処理手段からの第２バスリクエスト信号（Ｂ
Ｒ２、ＢＲ３）よりも優先させて該接続を決定し、該接
続を行うための該選択制御信号を該バスセレクタに供給
するバスアービタ（２６、２６Ａ）を備え、画像入力処
理の合間には該第１バスリクエスト信号を所定時間オフ
にして該第２バスリクエスト信号を受付可能にすること
を特徴する画像処理装置。 - 【請求項２】 前記画像処理手段（２２、２４）は、
ハードウエア構成で特定の画像処理を高速に行う画像処
理回路（２４）と、該特定の画像処理以外の全体的な処
理をソフトウエア構成で行うシステムプロセッサ（２２
）とを有し、前記バスセレクタ（１８、１８Ａ）は、選
択制御信号に応じて、前記画像入力回路（１２〜１６）
と該画像処理回路と該システムプロセッサとのいずれか
一つをバスを介し前記画像記憶手段（２０、２０Ａ）に
選択的に接続させ、前記第２バスリクエスト信号（ＢＲ
２、ＢＲ３）は、該システムプロセッサからの第３バス
リクエスト信号（ＢＲ２）と該画像処理回路からの第４
バスリクエスト信号（ＢＲ３）とを有し、前記バスアー
ビタ（２６、２６Ａ）は、前記第１バスリクエスト信号
（ＢＲ１）、該第３バスリクエスト信号（ＢＲ２）、該
第４バスリクエスト信号（ＢＲ３）の順の優先順位で前
記接続を決定することを特徴とする請求項１記載の画像
処理装置。 - 【請求項３】 前記画像記憶手段はＤＲＡＭ（２０Ａ
）であり、第５バスリクエスト信号（ＢＲ４）を前記バ
スアービタ（２６Ａ）に対し出力し、該ＤＲＡＭの記憶
内容を保持するために該記憶内容を該ＤＲＡＭに対し再
書込みするリフレッシュ回路（２８）を備え、前記バス
セレクタ（１８Ａ）は、選択制御信号に応じて、前記画
像入力回路（１２〜１６）と前記画像処理回路（２４）
と前記システムプロセッサ（２２）と該リフレッシュ回
路のいずれか一つをバスを介し該ＤＲＡＭに選択的に接
続させ、前記バスアービタは、前記第１バスリクエスト
信号（ＢＲ１）、該第５バスリクエスト信号（ＢＲ４）
、前記第３バスリクエスト信号（ＢＲ２）、前記第４バ
スリクエスト信号（ＢＲ３）の順の優先順位で前記接続
を決定することを特徴とする請求項２記載の画像処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117396A JPH04344987A (ja) | 1991-05-22 | 1991-05-22 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3117396A JPH04344987A (ja) | 1991-05-22 | 1991-05-22 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344987A true JPH04344987A (ja) | 1992-12-01 |
Family
ID=14710619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3117396A Withdrawn JPH04344987A (ja) | 1991-05-22 | 1991-05-22 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344987A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324615B1 (en) | 1998-01-12 | 2001-11-27 | Nec Corporation | Data processor |
-
1991
- 1991-05-22 JP JP3117396A patent/JPH04344987A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6324615B1 (en) | 1998-01-12 | 2001-11-27 | Nec Corporation | Data processor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6356583B2 (ja) | ||
| DE19807298A1 (de) | Synchrone Halbleiterspeichereinrichtung | |
| US4628482A (en) | Common memory control system with two bus masters | |
| US4670788A (en) | Gray scale transformation circuit | |
| JPH04344987A (ja) | 画像処理装置 | |
| JP2555786Y2 (ja) | 多チャンネルデータ同時転送表示装置 | |
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| JP2505571B2 (ja) | 記憶装置の診断方法 | |
| JPH09152470A (ja) | 高速データ取り込み装置及びｉｃ試験装置 | |
| JPS6252591A (ja) | 画面メモリのアクセス制御方式 | |
| JPH03142536A (ja) | 記憶装置の診断方式 | |
| JPH04350742A (ja) | 画像データ書込み方法及び画像メモリ装置 | |
| JP2523687Y2 (ja) | 画像データ処理装置 | |
| JP2853601B2 (ja) | 画像処理装置 | |
| EP0644550B1 (en) | Dram control Circuit | |
| JPH0430052B2 (ja) | ||
| JPS6252590A (ja) | 画面メモリのアクセス制御方式 | |
| JP2995786B2 (ja) | 表示データの処理回路および処理方法 | |
| JPH06208614A (ja) | 画像処理装置 | |
| JPS58117068A (ja) | 画像デ−タ処理回路 | |
| JPH05151346A (ja) | 画像処理装置 | |
| JPS63301097A (ja) | 濃度ヒストグラムの作成方法及び回路 | |
| JPH03252878A (ja) | 画像データ入力装置 | |
| JPH04342045A (ja) | イメージメモリ制御回路 | |
| JPH0731919B2 (ja) | Ｐｒｏｍ検査装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |