JP2995786B2 - 表示データの処理回路および処理方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高精細度のモニターにイメージの表示を
行うために使用される表示データの処理回路に関する。

〔従来の技術〕

（2048×2048）ピクセルのような高精細度のディスプ
レイに表示を行うために、ディスプレイジェネレータが
使用される。この装置は、ホストコンピュータの指令に
よりビットマップメモリに所望のイメージを構成するた
めのグラフィックプロセッサの部分、イメージを貯える
ビットマップメモリ、及びこのメモリを読み出してモニ
ターをドライブする部分とからなる。

かかるディスプレイジェネレータのモニタードライブ
の部分においては、出力データのピクセルクロックの周
波数が360MHzにも高くなり、ビットマップメモリの読み
出しが１スキャンラインに沿ってパラレルに読み出さざ
るを得ない。また、（2048×2048）ピクセルのビットマ
ップメモリに高速に書き込むためには、複数のピクセル
からなるブロック毎の書き込みをしなければならない。

第３図において51は、ビットマップディスプレイの表
示領域を示し、この表示領域51と対応したメモリ領域を
ビットマップメモリが有している。第３図において、A
0、B0、C0、D0・・・が夫々４ピクセルからなるニブル
を示す。A0、A1・・・は、同一のスキャンライン上に位
置し、同様に、（B0、B1、・・・）、（C0、C1、・・
・）、（D0、D1、・・・）の夫々も同一のスキャンライ
ン上に位置している。かかる表示データを例えば４スキ
ャンラインにわたるニブル、即ち、（４×４）ピクセル
の矩形の領域を１ブロックとして書き込む場合、第４図
に示すように、（A0、B0、C0、D0）のような垂直方向で
同一位置の４個のニブルからなる１ブロックを順次ビッ
トマップメモリに書き込む方法が考えられる。ビットマ
ップメモリは、４個のデータ系列が夫々書き込まれるメ
モリチップで構成されている。

〔発明が解決しようとする課題〕

しかしながら、ビットマップメモリの読み出しは、必
ずスキャンラインに沿って読み出されるために、第４図
の方法では、同一のメモリチップに１度にパラレルに読
み出されるべき数ニブル（例えばA0、A1）が格納され、
数ニブルを同時に読み出すことができない問題がある。

かかる問題を防ぐためには、書き込むスキャンライン
のアドレスに応じてニブル毎にシーケンシャルにずらし
てメモリチップへの書き込みを行う必要かある。この発
明は、このように書き込まれた表示データを読み出し側
で、書き込み側のずらし方に応じてニブル毎の順序の入
れ替えも行うものである。従って、この順序の入れ替え
（ニブルスワッピング）は、書き込み側に依存する。

〔課題を解決するための手段〕

この発明は、（１）画像メモリから読み出されたパラ
レルの入力データをシリアルデータに変換するようにし
た表示データの処理方法において、 入力データを、入力データの空間的なビット数に等し
い数のデータを時間方向に含むデータ部分を単位とし
て、入力データにおいて空間方向のビット位置が同一で
あるデータを相異なる空間方向のビット位置に含むよう
な第１の中間系列に変換するステップと、 第１の中間系列に対して、入力データの空間的なビッ
ト数に等しい数のデータを時間方向に含むデータ部分を
単位として、入力データにおいて空間的なビット位置が
同一であるデータを時間方向に同一のビット位置に含む
ような第２の中間系列に変換するステップと、 第第２の中間系列を並列−直列変換して出力するステ
ップとを有することを特徴とする表示データの処理方法
である。

また、この発明は、（２）画像メモリから読み出され
たパラレルの入力データをシリアルデータに変換するよ
うにした表示データの処理回路において、 入力データを、入力データの空間的なビット数に等し
い数のデータを時間方向に含むデータ部分を単位とし
て、入力データにおいて空間方向のビット位置が同一で
あるデータを相異なる空間方向のビット位置に含むよう
な第１の中間系列に変換する手段と、 第１の中間系列に対して、入力データの空間的なビッ
ト数に等しい数のデータを時間方向に含むデータ部分を
単位として、入力データにおいて空間的なビット位置が
同一であるデータを時間方向に同一のビット位置に含む
ような第２の中間系列に変換する手段と、 第第２の中間系列を並列−直列変換して出力する手段
とを有することを特徴とする表示データの処理回路であ
る。

〔作用〕

画像メモリからパラレルに読み出された入力データ１
が入力レジスタ６にホールドされる。マルチプレクサ７
は、パラレル−シリアル変換を行うと共に、出力の順序
を画像メモリの書き込み側と対応して変更する。マルチ
プレクサ７が出力する順序がカウンタからの制御コード
で指定される。カウンタは、外部からのロードが可能と
され、マルチプレクサ７でなされる出力の順序の制御を
容易に所望のものに設定できる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説
明する。この一実施例は、ビットマップディスプレイに
対するシリアルデータを発生する部分であり、第１図で
１で示す入力データは、画像メモリ（ビットマップメモ
リ）からパラレルに読み出されたデータである。

２で示す出力データがD/A変換器によりアナログ信号
とされ、ビットマップディスプレイに供給される。ビッ
トマップディスプレイは、（2048×2048）ピクセル、ノ
ンインターレス、60フレーム／秒の高精細度のCRTモニ
ターである。出力データ２は、ピクセルクロックレート
で360MHzと高いものとなるので、ビットマップメモリか
らパラレル読み出しをする必要があり、パラレル−シリ
アル変換がなされる。また、ルックアップテーブルのコ
ントロール（書き換え）が高速になされる。

この一実施例は、主として３個のLSI3、４及び５で構
成されている。初段のLSI3に設けられた入力レジスタ６
に入力データ１が供給される。入力データ１は、ビット
マップメモリからパラレルに読み出され、例えば22.5MH
zのレートの16ピクセルのデータである。１ピクセル
は、12ビットのデータである。従って、360MHzの出力デ
ータ２を得るには、16ピクセルの同時読み出しで、（1
6:1）のパラレル−シリアル変換がなされる。また、ビ
ットマップメモリへの書き込みの際にも、メモリの動作
速度が障害となるので、ブロックごとの書き込みを行う
ことが必要であり、この書き込みと整合をとるために、
同時に読み出した16ピクセルの内、数ピクセルごとのニ
ブルスワッピングがなされる。

入力レジスタ６の出力がマルチプレクサ７に供給され
る。マルチプレクサ７により（4:1）のパラレル−シリ
アル変換がされ、４ピクセルパラレルで、90MHzのレー
トのデータがマルチプレクサ７から発生する。マルチプ
レクサ７の出力データが出力レジスタ８に供給され、出
力レジスタ８の出力データがスナップショットレジスタ
９及びLSI4に供給される。スナップショットレジスタ９
の出力データがホストバス10に結合される。入力レジス
タ６のクロックは、（4:1）の変換であれば、出力レジ
スタ８のクロックの４倍の周期を有する。

LSI3には、図示せずも、アップダウンカウンタが設け
られている。このカウンタの出力信号は、マルチプレク
サ７に供給され、入力レジスタ６に取り込まれた16個の
ピクセルをニブル単位で出力する時の順序を指定するよ
うに、マルチプレクサ７を制御する。つまり、最初に入
力データ１が入力レジスタ６にホールドされると同時
に、カウンタに最初に出力されるニブルを指定するコー
ドがロードされ、マルチプレクサ７は、これを受けて、
そのニブルを選択して出力する。そして、シリアルクロ
ックの立ち上がりで出力レジスタ８がマルチプレクサ７
の出力を取り込む。これと同時に、カウンタがインクリ
メント或いはデクリメントし、その出力をマルチプレク
サ７に対して出力する。このアップダウンカウンタは、
要求されるニブルスワッピングに容易に対応できるよう
に、アップダウンの制御入力、ロード入力、LSBのイネ
ーブル入力を有している。

LSI3には、自己診断のための制御部11が設けられてい
る。制御部11には、アドレスレジスタ12、リクエストレ
ジスタ13、モードレジスタ14、フラグレジスタ15、タイ
ミングレジスタ16が設けられる。また、制御部11に、ア
ドレスレジスタ12に格納されたアドレスとアドレスカウ
ンタ17で発生したアドレスとの一致を検出する比較器18
と、ロード発生器19が設けられている。

アドレスカウンタ17及びロード発生器19に、ブランキ
ングパルス20が供給される。ロード発生器19は、レジス
タ13、14及び16からのデータと、比較器18の出力信号と
からスナップショットレジスタ９に対するロード信号BS
LとLSI5のロード発生器26に対するロード信号VSLを発生
する。また、診断が終了した時に終了フラグをフラグレ
ジスタ15に出力する。ロード信号BSLは、LSI3の外部に
一旦取り出されてからスナップショットレジスタ９に供
給される。これは、複数のLSIが設けられる時に、共通
のロード信号BSLを使用できるようにするためである。

これらの構成は、モニターに表示される画像に異常が
認められた時の故障部位の特定、製品出荷時の検査、デ
ィスプレイ装置の定期的なエラーチェック等の自己診断
をホストコンピュータから行うためのものである。

LSI4は、ルックアップテーブル21の書き換えを制御す
るために設けられている。LSI4は、ブリンクルックアッ
プテーブル（図示せず）の書き込み及び読み出しのアド
レスを発生し、また、ブリンクルックアップテーブルか
らメインのルックアップテーブル21への転送を制御す
る。ルックアップテーブル21は、アクセスタイムが10ns
のように短い高速のメモリ（例えばECLRAM）で構成され
ている。ルックアップテーブル21は、同一の内容の４個
のルックアップテーブルからなる。

ビットマップメモリから同時に読み出された16ピクセ
ルは、夫々同じ内容のルックアップテーブルのマッピン
グが必要であるが、16個の同じ内容のルックアップテー
ブルを持つことは経済的でない、そこで、ルックアップ
テーブル用のメモリとして高速のメモリ例えばアクセス
タイムが10nsのECLのRAMを使用し、（4:1）のパラレル
−シリアル変換をマルチプレクサ７で行った後に、ルッ
クアップテーブル21にマップし、その後のLSI5で（4:
1）のパラレル−シリアル変換を行っている。これによ
り、ルックアップテーブル21を構成するRAMが４個に減
少できる。

また、ルックアップテーブル21は、表示する画像によ
って書き換えが必要である。この書き換えは、垂直ブラ
ンキング期間になされるが、ブランキング期間に全ての
ルックアップテーブルを書き換えるのことは、ホストプ
ロセッサの速度の制約で困難であり、この一実施例で
は、バッファ用のブリンクルックアップテーブルを設け
ている。ホストコンピュータは、このブリンクルックア
ップテーブルに必要なRGBコードを書き込んでおき、垂
直ブランキング期間にルックアップテーブル21に転送す
る。

ルックアップテーブル21からは、４ピクセルパラレル
で、各ピクセルが（８×３＝24）ビットのRGBデータが
発生する。このRGBデータがLSI5の入力レジスタ22に取
り込まれる。入力レジスタ22にマルチプレクサ23が接続
され、マルチプレクサ23により（4:1）のパラレル−シ
リアル変換がなされる。従って、マルチプレクサ23の出
力として、ピクセルレートが360MHzのRGBデータが得ら
れる。このRGBデータが出力レジスタ24を介して出力デ
ータ２として取り出される。出力データ２は、D/A変換
器（図示せず）に供給され、アナログのRGB信号として
変換され、同期信号と共にビットマップディスプレイに
供給される。

また、マルチプレクサ23からのRGBデータがスナップ
ショット25に供給される。スナップショットレジスタ25
に対するロード信号がロード発生器26で形成される。ロ
ード発生器26には、前述のLSIで形成されたロード信号V
SLが供給される。ロード発生器26には、ホストコンピュ
ータからのポジションデータがポジションレジスタ27を
介して供給される。ロード発生器26からのロード信号で
スナップショットレジスタ25に取り込まれたデータがホ
ストバス10を通じてホストコンピュータに供給される。

この一実施例は、カーソル表示等のために、１ピクセ
ル当り２ビットのオーバーレイプレーンを有している。
ここにビットを立てたピクセルは、オーバーレイルック
アップテーブルのRGBコードをメインルックアップテー
ブル21のRGBコードに代えてモニターに表示する。LSI5
には、図示せずも、オーバーレイコントロールで使用さ
れるオーバーレイルックアップテーブルが格納されるレ
ジスタが設けられている。

上述のように、初段のLSI3のマルチプレクサ７で（4:
1）のパラレル−シリアル変換を行い、最終段のLSI5の
マルチプレクサ23で（4:1）のパラレル−シリアル変換
を行い、全体的に（16:1）のパラレル−シリアル変換を
行うものとしている。これに加えて、LSI3で（8:1）の
パラレル−シリアル変換を行い、LSI5で（2:1）のパラ
レル−シリアル変換を行うことも可能とされている。後
者の変換方式は、解像度が低いモニターの場合、或いは
アクセスタイムが5nsのような高速のルックアップテー
ブル用のメモリが開発された場合に適用される。

上述の３個のLSI3、４及び５からなるこの一実施例
は、ホストコンピュータにより自己診断が可能とされて
いる。つまり、ホストコンピュータが意図したデータが
正しく出力されているかどうか、また、データに異常が
あった時に、その部位がどこかを特定することが自己診
断で可能となる。

LSI3に設けられたスナップショットレジスタ９と、LS
I5に設けられたスナップショットレジスタ25とは、特定
のピクセルアドレスを狙い撃ちで取り込むことができ
る。また、ホストコンピュータとのインターフェース９
を担当し、リクエストを受け付け、スナップショットレ
ジスタ９、25をロードし、この終了をホストコンピュー
タへ通報するために、自己診断用の制御部11が設けられ
ている。

ホストコンピュータは、ホストバス10とLSI3のポート
を通して、リクエストレジスタ13とモードレジスタ14を
セットする。また、必要に応じて、アドレスレジスタ1
2、タイミングレジスタ16、ポジションレジスタ27に
も、情報をセットする。アドレスレジスタ12には、スナ
ップショットレジスタ９及び25を使用してアドレスの狙
い撃ちのモードの際に、その対照のピクセルのアドレス
がセットされる。タイミングレジスタ16には、スナップ
ショットレジスタ25を使用してピクセルの狙い撃ちの際
に、ロード信号VSLをアサートするタイミングをセット
する。LSI3からLSI5までのハードウエアに依存する遅延
の調整のためにタイミングのセットが必要である。ポジ
ションレジスタ27は、スナップショットレジスタ25を使
用しての狙い撃ちの際に、LSI5に読み込まれた４個のピ
クセルの中の狙うべきピクセルを指定する。

アドレスカウンタ17は、水平ブランキング信号及び垂
直ブランキング信号20によって制御され、各データのピ
クセルアドレス（モニター上の位置）がアドレスカウン
タ17の出力により認識できる。アドレスレジスタ12に
は、ホストコンピュータから狙い撃ちすべきピクセルの
アドレスが与えられる。比較器18で、アドレスレジスタ
12の出力とアドレスカウンタ17の出力が比較され、比較
器18の出力によりピクセルの狙い撃ちのタイミング形成
される。

制御部11は、指定された自己診断のモードに応じてス
ナップショットレジスタ９及び25に対するロード信号BS
L及びVSLを発生し、要求されたデータをこれらのレジス
タ９及び25に取り込ませる。データの取込みが終了する
と、フラグレジスタ15に終了フラグがセットされる。ホ
ストコンピュータは、フラグレジスタ15を監視してお
り、終了フラグが設定されたことを確認してからレジス
タ９或いは25の内容を読み出す。このフラグレジスタ15
を設けることにより、目的のデータがロードされる前
に、スナップショットレジスタ９或いは25をホストコン
ピュータが読みに行く誤動作が防止できる。

自己診断は、モードレジスタ14に設定されるコードと
対応する複数のモードの中で、最初にLSI3のみに関係す
る第１のモードについて、以下に説明する。

最初にホストコンピュータは、ビットマップメモリの
特定のアドレスをテストしたい色に設定し、そのアドレ
スをアドレスレジスタ12に書き込む。また、ホストコン
ピュータは、制御部11のリクエストレジスタ13にリクエ
ストを出し、レジスタ15に終了フラグが設定されるのを
待つ状態とされる。

制御部11は、リクエストを受け付けたら、ブランキン
グ信号がアクティブである期間に、アドレスレジスタ12
の出力とアドレスカウンタ17の出力とを比較し、両者が
一致したらロード信号BSLを出力する。ロード信号BSLに
よりスナップショットレジスタ９にデータがロードさ
れ、その後に終了フラグがレジスタ15にセットされる。
ホストコンピュータは、この終了フラグを見た後に、ス
ナップショットレジスタ９を読み出して設定したデータ
が得られたかどうかを判定する。従って、この第１の自
己診断モードに依れば、主としてビットマップメモリの
診断を行うことができる。

次に、ルックアップテーブル21の診断を主として行う
第２のモードについて説明する。

最初にホストコンピュータは、ビットマップメモリ及
びルックアップテーブル212をテストしたい色に設定す
る。つまり、ビットマップメモリの全てのピクセルを単
色で塗りつぶし、全てのピクセルがルックアップテーブ
ル21の特定のアドレスを指定するように設定する。ルッ
クアップテーブル21の特定のアドレスには、テストした
いRGBコードを制定しておく。

次に、ホストコンピュータが自己診断のリクエストを
LSI3に送出し、終了フラグがレジスタ15に設定されるの
を待つ。

LSI3は、リクエストを受け付けたら、ブランキング信
号がアクティブである期間にLSI5に対して、ロード信号
VSLを発生する。ロード発生器26は、ロード信号VSLを受
けて、スナップショットレジスタ25に対するロード信号
を発生する。ロード信号VSLが発生した後に、終了フラ
グがセットされ、ホストコンピュータがこのフラグを見
て、スナップショットレジスタ25の内容を読み出す。そ
して、設定したRGBデータが得られたかどうかを判定す
る。

次に、ビットマップメモリから出力データ２が得られ
る迄の系を診断するための第３のモードについて説明す
る。

まず、ホストコンピュータは、ビットマップメモリ及
びルックアップテーブルの設定を行う。ビットマップメ
モリの特定のアドレスにテストしたいルックアップテー
ブルのアドレスを書き込み、そのビットマップメモリの
アドレスをアドレスレジスタ12に書き込む。一方、この
ルックアップテーブルのアドレスに、既知のRGBコード
を設定しておき、それ以外のビットマップメモリ及びル
ックアップテーブルのアドレスには、設定したものと区
別できるようなコードを設定しておく。その後、リクエ
ストをホストコンピュータがLSI3に対して発生し、終了
フラグが設定されるのを待つ。

LSI3の制御部11は、リクエストを受け付けたら、ブラ
ンキング信号がアクティブである期間にアドレスレジス
タ12の出力とアドレスカウンタ17の出力を比較し、両者
が一致した時に、タイミングレジスタ16の値だけ遅延さ
せてロード信号VSLを発生する。このロード信号によ
り、LSI5のスナップショットレジスタ25は、同時に入力
された４個のピクセルの中からポジションレジスタ27の
指定するピクセルのデータを選択的にロードする。その
後、終了フラグがフラグレジスタ15にセットされる。

ホストコンピュータは、終了フラグを見た後に、スナ
ップショットレジスタ25の内容を読み出して、設定した
データが得られたかどうかを判定する。

上述のLSI3でなされるニブルスワッピングについて、
第２図を参照して説明する。第２図は、ビットマップメ
モリの書き込み、その読み出し、パラレル−シリアル変
換（4:1）を概括的に示している。

第２図において、31で示すイメージバスからの表示デ
ータ32がビットマップメモリコントローラ33に供給され
る。表示データは、第３図に示すビットマップディスプ
レイの表示領域51における配置と対応してブロック毎に
供給される。４個の表示データの系列がスキャンライン
の夫々と対応している。ニブルA0、B0、C0、D0、・・・
には、夫々４ピクセルが含まれる。

ビットマップメモリコントローラ33は、順序が入れ替
えられたデータ系列34を発生し、このデータ系列34がビ
ットマップメモリのメモリチップ35、36、37及び38に夫
々書き込まれる。ビットマップメモリコントローラ33に
よって、最初のブロック（A0、B0、C0、D0）の次のブロ
ックでは、１ニブル、ずらされたブロック（D1、A1、B
1、C1）が形成される。同様に、ブロック毎にニブルの
配列が順次ずらされる。この書き込み側の制御により、
同一のスキャンライン上の４個のニブル（例えばA0、A
1、A2、A3）がメモリチップ35、36、37及び38に分散さ
れて格納される。

メモリチップ35、36、37及び38からは、同一スキャン
ライン上の４個のニブルが同時に読み出され、データ系
列39が得られる。このデータ系列39がマルチプレクサ40
に供給され、マルチプレクサ40でニブルスワッピングが
なされる。このマルチプレクサ40が第１図のLSI3のマル
チプレクサ７に対応しており、（16:4）のパラレル−シ
リアル変換がなされる。第２図では省略されているが、
マルチプレクサ40の入力側及び出力側には、入力レジス
タ及び出力レジスタが第１図と同様に設けられている。

マルチプレクサ40では、書き込み側のニブルのずらし
方に応じてニブルスワッピングを行う。第２図では、最
初の４ニブルは、そのままマルチプレクサ40から出力さ
れ、次の４ニブルは、（B3、B0、B1、B2）が（B0、B1、
B2、B3）の配列とされ、以下同様に、スワッピングがな
される。ニブルスワッピングを行うために、アップダウ
ンカウンタからの制御コードがマルチプレクサ40に供給
される。このカウンタは、ロード入力及びLSBのイネー
ブル入力を有し、必要とされるニブルスワッピングを容
易に対応できる。

〔発明の効果〕

この発明は、２次元的なブロック毎に画像メモリに書
き込み、また、スキャンラインに沿った一次元的なブロ
ック毎に読み出しを行う時に、書き込み側で、１スキャ
ンライン上にある複数のニブルが異なるメモリチップに
書き込まれる場合に、読み出し側のパラレル−シリアル
変換用マルチプレクサにより、ニブル毎の順序の入れ替
えを行うことができる。このニブルスワッピングは、マ
ルチプレクサに対する制御コードでなされるので、制御
コードを発生するカウンタにロードされる値を変更する
ことで、種々のニブルスワッピングを行うことができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例のニブルスワッピングの説明に用いる
ブロック図、第３図はビットマップディスプレイの表示
領域の説明に用いる略線図、第４図はニブルスワッピン
グの説明用の略線図である。 図面における主要な符号の説明 1:入力データ、 2:出力データ、 ３、４、5:LSI、 ７、23、40:マルチプレクサ、 10:ホストバス、 33:ビットマップメモリコントローラ、 35、36、37、38:メモリチップ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】画像メモリから読み出されたパラレルの入
   力データをシリアルデータに変換するようにした表示デ
   ータの処理方法において、 入力データを、上記入力データの空間的なビット数に等
   しい数のデータを時間方向に含むデータ部分を単位とし
   て、上記入力データにおいて空間方向のビット位置が同
   一であるデータを相異なる空間方向のビット位置に含む
   ような第１の中間系列に変換するステップと、 上記第１の中間系列に対して、上記入力データの空間的
   なビット数に等しい数のデータを時間方向に含むデータ
   部分を単位として、上記入力データにおいて空間的なビ
   ット位置が同一であるデータを時間方向に同一のビット
   位置に含むような第２の中間系列に変換するステップ
   と、 上記第第２の中間系列を並列−直列変換して出力するス
   テップとを有することを特徴とする表示データの処理方
   法。
2. 【請求項２】画像メモリから読み出されたパラレルの入
   力データをシリアルデータに変換するようにした表示デ
   ータの処理回路において、 入力データを、上記入力データの空間的なビット数に等
   しい数のデータを時間方向に含むデータ部分を単位とし
   て、上記入力データにおいて空間方向にビット位置が同
   一であるデータを相異なる空間方向のビット位置に含む
   ような第１の中間系列に変換する手段と、 上記第１の中間系列に対して、上記入力データの空間的
   なビット数に等しい数のデータを時間方向に含むデータ
   部分を単位として、上記入力データにおいて空間的なビ
   ット位置が同一であるデータを時間方向に同一のビット
   位置に含むような第２の中間系列に変換する手段と、 上記第第２の中間系列を並列−直列変換して出力する手
   段とを有することを特徴とする表示データの処理回路。