JPH03249790A - 表示データの処理回路および処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高精細度のモニターにイメージの表示を行
うために使用される表示データの処理回路に関する。

〔発明の概要〕

この発明は、画像メモリから読み出されたパラレルの入
力データをシリアルデータに変換するようにした表示デ
ータの処理回路において、入力データをホールドする入
力レジスタと、入力レジスタに接続され、制御コードで
指定された所定単位毎に、入力データを出力するマルチ
プレクサと、 マルチプレクサに接続された出力レジスタと、外部から
のロードが可能であって、制御コードを発生するカウン
タと からなり、種々のニブルスワツピングを簡単な構成で行
うことができる。

〔従来の技術〕

（２０８４ｘ２０８４）ビクセルのような高精細度のデ
イスプレィに表示を行うために、デイスプレィジェネレ
ータが使用される。この装置は、ホストコンピュータの
指令によりビットマツプメモリに所望のイメージを構成
するためのグラフィックプロセッサの部分、イメージを
貯えるビットマツプメモリ、及びこのメモリを読み出し
てモニターをドライブする部分とからなる。

かかるデイスプレィジェネレータにおいては、出力デー
タのピクセルクロツタの周波数が３６０ＭＨｚにも高く
なり、ビットマツプメモリの読み出しが１スキヤンライ
ンに沿ってパラレルに読み出さざるを得ない、また、（
２０８４Ｘ２０８４）ピクセルのビットマツプメモリに
高速に書き込むためには、複数のピクセルからなるブロ
ック毎の書き込みをしなければならない。

第３図において５１は、ビットマツプデイスプレィの表
示領域を示し、この表示領域５１と対応したメモリ領域
をビットマツプメモリが有している。第３図において、
ＡＯｌＢＯｌＣＯｌＤｏ・・・が夫々４ピクセルからな
るニブルを示す。ＡＯｌＡｌ、・・・は、同一のスキャ
ンライン上に位置し、同様に、（ＢＯｌＢｌ、・・・）
、（Ｃ０、ＣＩ、・・・）、（ＤＯｌＤＩ、・・・）の
夫々も同一のスキャンライン上に位置している。

かかる表示データを例えば４スキヤンラインにわたるニ
ブル、即ち、（４Ｘ４）ピクセルの矩形の領域を１ブロ
ツクとして書き込む場合、第４図に示すように、（ＡＯ
，ＢＯｌＣＯ，Ｄｏ）のような垂直方向で同一位置の４
個のニブルからなる１ブロツクを順次ビットマツプメモ
リに書き込む方法が考えられる。ビットマツプメモリは
、４個のデータ系列が夫々書き込まれるメモリチップで
構成されている。

〔発明が解決しようとする課題〕

しかしながら、ビットマツプメモリの読み出しは、必ず
スキャンラインに沿って読み出されるために、第４図の
方法では、同一のメモリチップに１度にパラレルに読み
出されるべき数ニブル（例えばＡＯｌＡＩ）が格納され
、数ニブルを同時に読み出すことができない問題がある
。

かかる問題を防ぐためには、書き込むスキャンラインの
アドレスに応じてニブル毎にシーケンシャルにずらして
メモリチップへの書き込みを行う必要がある。この発明
は、このように書き込まれた表示データを読み出し側で
、書き込み側のずらし方に応じてニブル毎の順序の入れ
替えを行うものである。従って、この順序の入れ替えに
プルスワツピング）は、書き込み側に依存する。

〔課題を解決するための手段〕

この発明は、画像メモリから読み出されたパラレルの入
力データ（１）をシリアルデータに変換するようにした
表示データの処理回路において、入力データ（１）をホ
ールドする入力レジスタ（６）と、 入力レジスタ（６）に接続され、制御コードで指定され
た所定単位毎に、入力データ（１）を出力するマルチプ
レクサ（７）と、 マルチプレクサ（７）に接続された出力レジスタ（８）
と、 外部からのロードが可能であって、制御コードを発生す
るカウンタと からなる表示データの処理回路である。

〔作用〕

画像メモリからパラレルに読み出された入力データｌが
入力レジスタ６にホールドされる。マルチプレクサ７は
、パラレル−シリアル変換を行うと共に、出力の順序を
画像メモリの書き込み側と対応して変更する。マルチプ
レクサ７が出力する順序がカウンタからの制御コードで
指定される。

カウンタは、ホストコンピュータからのロードが可能と
され、マルチプレクサ７でなされる出力の順序の制御を
容易に所望のものに設定できる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この一実施例は、ビットマツプデイスプレィに対
するシリアルデータを発生する部分であり、第１図で１
で示す入力データは、画像メモリ（ビットマツプメモリ
）からパラレルに読み出されたデータである。

２で示す出力データがＤ／Ａ変換器によりアナログ信号
とされ、ビットマツプデイスプレィに供給される。ビッ
トマツプデイスプレィは、（２０４８Ｘ２０４．８）ピ
クセル、ノンインターレス、６０フレ一ム／秒の高精細
度のＣＲＴモニターである。出力データ２は、ピクセル
クロックレートで３６０Ｍ）ｔｚと高いものとなるので
、ビットマツプメモリからパラレル読み出しをする必要
があり、パラレル−シリアル変換がなされる。また、ル
ックアップテーブルのコントロール（書き換え）が高速
になされる。

この一実施例は、主として３個のＬＳＩ３．４及び５で
構成されている。初段のＬＳＩ３に設けられた入力レジ
スタ６に入力データ１が供給される。入力データ１は、
ビットマツプメモリからパラレルに読み出され、例えば
２２．５ＭＨｚのレートの１６ビクセルのデータである
。１ビクセルは、１２ビツトのデータである。従って、
３６０Ｍ）ｔｚの出力データ２を得るには、１６ビクセ
ルの同時読み出しで、（１６：１）のパラレル−シリア
ル変換がなされる。また、ビットマツプメモリへの書き
込みの際にも、メモリの動作速度が障害となるので、ブ
ロックごとの書き込みを行うことが必要であり、この書
き込みと整合をとるために、同時に読み出した１６ビク
セルの内、数ピクセルごとのニブルスワツピングがなさ
れる。

入力レジスタ６の出力がマルチプレクサ７に供給される
。マルチプレクサ７により（４：１）のパラレル−シリ
アル変換がされ、４ピクセルパラレルで、９０ＭＨｚの
レートのデータがマルチプレクサ７から発生する。マル
チプレクサ７の出力データが出力レジスタ８に供給され
、出力レジスタ８の出力データがスナップショットレジ
スタ９及びＬＳＩ４に供給される。スナップショットレ
ジスタ９の出力データがホストバス１０に結合される。

入力レジスタ６のクロックは、（４：１）の変換であれ
ば、出力レジスタ８のクロックの４倍の周期を有する。

ＬＳＩ３には、図示せずも、アップダウンカウンタが設
けられている。このカウンタの出力信号は、マルチプレ
クサ７に供給され、入力レジスタ６に取り込まれた１６
個のピクセルをニブル単位で出力する時の順序を指定す
るように、マルチプレクサ７を制御する。つまり、最初
に入力データｌが入力レジスタ６にホールドされると同
時に、カウンタに最初に出力されるニブルを指定するコ
ードがロードされ、マルチプレクサ７は、これを受けて
、そのニブルを選択して出力する。そして、シリアルク
ロックの立ち上がりで出力レジスタ８がマルチプレクサ
７の出力を取り込む、これと同時に、カウンタがインク
リメント或いはデクリメントし、その出力をマルチプレ
クサ７に対して出力する。このアップダウンカウンタは
、要求されるニブルスワツピングに容易に対応できるよ
うに、アップアップ・ダウンの制御入力、ロード入力、
ＬＳＢのイネーブル入力を有している。

ＬＳＩ３には、自己診断のための制御部１１が設けられ
ている。制御部１１には、アドレスレジスタ１２、リク
エストレジスタ１３、モードレジスタ１４、フラグレジ
スタ１５、タイミングレジスタ１６が設けられる。また
、制御部１１に、アドレスレジスタ１２に格納されたア
ドレスとアドレスカウンタ１７で発生したアドレスとの
一致を検出する比較器１８と、ロード発生器１９が設け
られている。

アドレスカウンタ１７及びロード発生器１９に、ブラン
キングパルス２０が供給される。ロード発生器１９は、
レジスタ１３．１４及び１６からのデータと、比較器１
８の出力信号とからスナップショットレジスタ９に対す
るロード信号ＢＳＬとＬＳＩ５のロード発生器２６に対
するロード信号ＶＳＬを発生する。また、診断が終了し
た時に終了フラグをフラグレジスタ１５に出力する。ロ
ード信号ＢＳＬは、ＬＳＩ３の外部に一旦取り出されて
からスナップショットレジスタ９に供給される。これは
、より多くのＬＳＩが設けられる時に、共通のロード信
号ＢＳＬを使用できるようにするためである。

これらの構成は、モニターに表示される画像に異常が認
められた時の故障部位の特定、製品出荷時の検査、デイ
スプレィ装置の定期的なエラーチエツク等の自己診断を
ホストコンピュータから行うためのものである。

ＬＳＩ４は、ルックアップテーブル２１を書き換えを制
御するために設けられている。ＬＳＩ４は、ブリンクル
ックアップテーブル（図示せず）の書き込み及び読み出
しのアドレスを発生し、また、ブリンクルックアップテ
ーブルからメインのルックアップテーブル２１への転送
を制御する。

ルックアップテーブル２１は、アクセスタイムが１Ｑｎ
ｓのように短い高速のメモリ（例えばＥＣＬＲＡＭ）で
構成されている。ルックアップテーブル２１は、同一の
内容の４個のルックアップテーブルからなる。

ビットマツプメモリから同時に読み出された１６ピクセ
ルは、夫々同じ内容のルックアップテーブルのマツピン
グが必要であるが、１６個の同じ内容のルックアップテ
ーブルを持つことは経済的でない。そこで、ルックアッ
プテーブル用のメモリとして高速のメモリ例えばアクセ
スタイムが１ＯｎｓのＥＣＬのＲＡＭを使用し、（４：
１）のパラレル−シリアル変換をマルチプレクサ７で行
った後に、ルックアップテーブル２１にマツプし、その
後のＬＳＩ５で（４：１）のパラレル−シリアル変換を
行っている。これにより、ルックアップテーブル２１を
構成するＲＡＭが４個に減少できる。

また、ルックアップテーブル２１は、表示する画像によ
って書き換えが必要である。この書き換えは、垂直ブラ
ンキング期間になされるが、ブランキング期間に全ての
ルックアップテーブルを書き換えるのことは、ホストプ
ロセッサの速度の制約で困難であり、この一実施例では
、バッファ用のブリンクルックアップテーブルを設けて
いる。

ホストコンピュータは、このプリンタルツ、クアツブテ
ーブルに必要なＲＧＢコードを書き込んでおき、垂直ブ
ランキング期間にルックアップテーブル２１に転送する
。

ルックアップテーブル２１からは、４ピクセルパラレル
で、各ビクセルが（８Ｘ３＝２４）ビットのＲ（１，Ｂ
データが発生する。このＲＧＢデータがＬＳＩ５の入力
レジスタ２２に取り込まれる。

入力レジスタ２２にマルチプレクサ２３が接続され、マ
ルチプレクサ２３により（４：１）のパラレル−シリア
ル変換がなされる。従って、マルチプレクサ２３の出力
として、ビクセルレートが３６、ＯＭ七のＲＧＢデータ
が得られる。このＲＧＢデータが出力レジスタ２４を介
して出力データ２として取り出される。出力データ２は
、Ｄ／Ａ変換器（図示せず）に供給され、アナログのＲ
ＧＢ信号として変換され、同期信号と共にビットマツプ
デイスプレィに供給される。

また、マルチプレクサ５からのＲＯＢデータ・がスナッ
プショット２５に供給される。スナップショットレジス
タ２５に対するロート信号がロード発生器２６で形成さ
れる。ロード発生器２６には、前述のＬＳＩ３で形成さ
れたロード信号ＶＳＬが供給される。ロード発生器２６
には、ホストコンピュータからのポジシランデータがボ
ジシッンレジスタ２７を介して供給される。ロード発生
器２６からのロード信号でスナップショットレジスタ２
５に取り込まれたデータがホストバス１０を通じてホス
トコンピュータに供給される。

この一実施例は、カーソル表示等のために、１ピクセル
当り２ビツトのオーバーレイプレーンを有している。こ
こにビットを立てたビクセルは、オーバーレイルックア
ップテーブルのＲＧＢコードをメインルックアップテー
ブル２１のＲＧＢコードに代えてモニターに表示する。

ＬＳＩ５には、１示せずも、オーバーレイコントロール
で使用されるオーバー、レイルツクアップテーブルが稍
納されるレジスタが設けられている。

上述のように、初段のＬＳＩ３のマルチプレクサ７で（
４：１）のパラレル−シリアル変換を行い、最終段のＬ
ＳＩ５のマルチプレクサ２３で（４：ｌ）のパラレル−
シリアル変換を行い、全体的に（１６：１）のパラレル
−シリアル変換を行うものとしている。これに加えて、
ＬＳＩ３で（８：１）のパラレル−シリアル変換を行い
、Ｌ３１５で（２：１）のパラレル−シリアル変換ヲ行
うことも可能とされている。後者の変換方式は、解像度
が低いモニターの場合、或いはアクセスタイムが５ｎ、
ｓのような高速のルックアップテーブル用のメモリが開
発された場合に適用される。

上述の３個のＬＳＩ３．４及び５からなるこの一実施例
は、ホストコンピュータにより自己診断が可能とされて
いる。つまり、ホストコンピュータが意図したデータが
正しく出力されているかどうか、また、データに異常が
あった時に、その部位がどこかを特定することが自己診
断で可能となる。

ＬＳＩ３に設けられたスナップショットレジスタ９と、
ＬＳＩ５に設けられたスナップショットレジスタ２５と
は、特定のビクセルアドレスを狙い撃ちで取り込むこと
ができる。また、ホストコンピュータとのインターフェ
ースを担当し、リクエストを受は付け、スナップショッ
トレジスタ９をロードし、この終了を通報するために、
自己診断用の制御部１１が設けられている。

ホストコンピュータは、ホストバスｌＯとＬＳＩ３のポ
ートを通して、リクエストレジスタ１３とモードレジス
タ１４をセットする。また、必要に応じて、アドレスレ
ジスタ１２、タイミングレジスタ１６、ポジションレジ
スタ２７にも、情報をセットする。アドレスレジスタ１
２には、スナップショットレジスタ９及び２５を使用し
てアドレスの狙い撃ちのモードの際に、その対象のピク
セルのアドレスがセットされる。タイミングレジスタ１
６には、スナップショットレジスタ２５を′使用してピ
クセルの狙い撃ちの際に、ロー°ド信号ＶＳＬをアサー
トするタイミングをセットする。

ＬＳＩ３からＬＳＩ５までのハードウェアに依存する遅
延の調整のためにタイミングのセットが必要である。ポ
ジションレジスタ２７は、スナップショットレジスタ２
５を使用しての狙い撃ちの際に、ＬＳＩ５に読み込まれ
た４個のピクセルの中の狙うべきピクセルを指定する。

アドレスカウンタ１７は、水平ブランキング信号及び垂
直ブランキング信号２０によって制御され、各データの
ピクセルアドレス（モニター上の位置）がアドレスカウ
ンタ１７の出力により認識できる。アドレスレジスタ１
２には、ホストコンピュータから狙い撃ちすべきピクセ
ルのアドレスが与えられる。比較器１８で、アドレスレ
ジスタ１２の出力とアドレスカウンタ１７の出力が比較
され、比較器１８の出力によりピクセルの狙い撃ちのタ
イミング形成される。

制一部１１は、指定された自己診断のモードに応じてス
ナップショットレジスタ９及び２５に対するロード信号
ＢＳＬ及びＶＳＬを発生し、要求されたデータをこれら
のレジスタ９及び２５に取り込ませる。データの取込み
が終了すると、フラグレジスタ１５に終了フラグがセッ
トされる。ホストコンピュータは、フラグレジスタ１５
を監視しており、終了フラグが設定されたことを確認し
てからレジスタ９或いは２５の内容を読み出す。

このフラグレジスタ１５を設けることにより、目的のデ
ータがロードされる前に、スナップショットレジスタ９
或いは２５をホストコンピュータが読みに行く誤動作が
防止できる。

自己診断は、モードレジスタ１４に設定されるコードと
対応する複数のモードの中で、最初にＬＳＩ３のみに関
係する第１のモードについて、以下に説明する。

最初にホストコンピュータは、ビットマツプメモリの特
定のアドレスをテストしたい色に設定し、そのアドレス
をアドレスレジスタ１２に書き込む。

また、ホストコンピュータは、制御部１１のリクエスト
レジスタ１３にリクエストを出し、レジス′り１５に終
了フラグが設定されるのを待つ状態とされる。

制御部１１は、リクエストを受は付けたら、ブランキン
グ信号がアクティブである期間に、アドレスレジスタ１
２の出力とアドレスカウンタ１７の出力とを比較し、両
者が一致したらロード信号ＢＳＬを出力する。ロード信
号ＢＳＬによりスナップショットレジスタ９にデータが
ロードされ、その後に終了フラグがレジスタ１５にセッ
トされる。ホストコンピュータは、この終了フラグを見
た後に、スナップショットレジスタ９を読み出して設定
したデータが得られたかどうかを判定する。

従って、この第１の自己診断モードに依れば、主として
ビットマツプメモリの診断を行うことができる。

次に、ルックアップテーブル２１の診断を主として行う
第２のモードについて説明する。

最初にホストコンピュータは、ビットマツプメモリ及び
ルックアップテーブル２１をテストしたい色に設定する
。つまり、ビットマツプメモリの全てのピクセルを単色
で塗りつぶ゛し、全てのピクセルがルックアップテーブ
ル２１の特定のアドレスを指定するように設定する。ル
ックアップテーブル２１の特定のアドレスには、テスト
したいＲＧＢコードを設定しておく。

次に、ホストコンピュータが自己診断のリクエストをＬ
ＳＩ３に送出し、終了フラグがレジスタ１５に設定され
るのを待つ。

ＬＳＩ３は、リクエストを受は付けたら、ブランキング
信号がアクティブである期間にＬＳＩ５に対して、ロー
ド信号ＶＳＬを発生する。ロード発生器２６は、ロード
信号ＶＳＬを受けて、スナップショットレジスタ２５に
対するロード信号を発生する。ロード信号ＶＳＬが発生
した後に、終了フラグがセットされ、ホストコンピュー
タがこのフラグを見て、スナップショットレジスタ２５
の内容を読み出す、そして、設定したＲＧＢデータが得
られたどうかを判定する。

次に、ビットマツプメモリから出力データ２が得られる
迄の系を診断するための第３のモードについて説明する
。

まず、°ホストコンピュータは、ビットマツプメモリ及
びルックアップテーブルの設定を行う、ビットマツプメ
モリの特定のアドレスにテストしたいルックアップテー
ブルのアドレスを書き込み、そのビットマツプメモリの
アドレスをアドレスレジスタ１２に書き込む、一方、こ
のルックアップテーブルのアドレスに、既知のＲＧＢコ
ードを設定しておき、それ以外のビットマツプメモリ及
びルックアップテーブルのアドレスには、設定したもの
と区別できるようなコードを設定しておく。

その後、リクエストをホストコンピュータがＬＳＩ３に
対して発生し、終了フラグが設定されるのを待つ。

ＬＳＩ３の制御部１１は、リクエストを受は付けたら、
ブランキング信号がアクティブである期間にアドレスレ
ジスタ１２の出力とアドレスカウンタ１７の出力を比較
し、両者が一致した時に、タイミングレジスタ１６の値
だけ遅延させてロード信号ＶＳＬを発生する。このロー
ド信号により、ＬＳＩ５のスナップショットレジスタ２
５は、同時に入力された４個のピクセルの中か・らポジ
ションレジスタ２７の指定するピクセルのデータを選択
的にロードする。その後、終了フラグがフラグレジスタ
１５にセットされる。

ホストコンピュータは、終了フラグを見た後に、スナッ
プショットレジスタ２５の内容を読み出して、設定した
データが得られたかどうかを判定する。

上述のＬＳＩ３でなされるニブルスワツピングについて
、第２図を参照して説明する。第２図は、ビットマツプ
メモリの書き込み、その読み出し、パラレル−シリアル
変換（４：１）を概括的に示している。

第２図において、３１で示すイメージバスからの表示デ
ータ３２がビットマツプメモリコントローラ３３に供給
される０表示データは、第３図に示すビットマツプデイ
スプレィの表示領域５１Ｃおける配置と対応してブロッ
ク毎に供給される。

４個の表示データの系列がスキャンラインの夫々と対応
している。ニブルＡＯ１ＢＯ５ＣＯ１ＤＯ１・・・には
、夫々４ピクセルが含まれる。

ビットマツプメモリコントローラ３３は、順序が入れ替
えられたデータ系列３４を発生し、このデータ系列３４
がビットマツプメモリのメモリチップ３５．３６．３７
及び３８に夫々書き込まれる。ビットマツプメモリコン
トローラ３３によって、最初のブロック（ＡＯｌＢＯｌ
ＣＯｌＤＯ）の次のブロックでは、１ニブル、ずらされ
たブロック（ＤＩ、Ａ１、Ｂ１、ＣＩ）が形成される。

同様に、ブロック毎にニブルの配列が順次ずらされる。

この書き込み側の制御により、同一のスキャンライン上
の４個のニブル（例えばＡＯｌＡｌ、Ａ２、Ａ３）がメ
モリチップ３５．３６．３７及び３８に分散されて格納
される。

メモリチップ３５Ｊ３６．３７及び３８からは、同一ス
キャンライン上の４個のニブルが同時に読み出され、デ
ータ系列３９が得られる。このデータ系列３９がマルチ
プレクサ４０に供給され、マルチプレクサ４０でニブル
スワツピングがなされる。このマルチプレクサ４０が第
１図のＬＳＩ３のマルチプレクサ７に対応しており１．
（１６：４）のパラレル−シリアル変換がなされる。第
２図では省略されているが、マルチプレクサ４０の入力
側及び出力側には、入力レジスタ及び出力レジスタが第
１図と同様に設けられている。

マルチプレクサ４０では、書き込み側のニブルのずらし
方に応じてニブルスワツピングを行う。

第２図では、最初の４ニブルは、そのままマルチプレク
サ４０から出力され、次の４ニブルは、（Ｂ３、ＢＯｌ
Ｂｌ、Ｂ２）が（ＢＯ，Ｂｌ、Ｂ２、Ｂ３）の配列とさ
れ、以下同様に、スワ・ンピングがなされる。ニブルス
ワツピングを行うために、アップダウンカウンタからの
制御コードがマルチプレクサ４０に供給される。このカ
ウンタは、ロード入力及びＬＳＢのイネーブル入力を有
し、必要とされるニブルスワツピングに容易に対応でき
る。

〔発明の効果〕

この発明は、２次元的なブロック毎に画像メモリに書き
込み、また、ブロック毎に読み出しを行う時に、書き込
み側で、１スキヤンライン上にある複数のニブルが異な
るメモリチップに書き込まれる場合に、読み出し側のパ
ラレル−シリアル変換用のマルチプレクサにより、ニブ
ル毎の順序の入れ替えを行うことができる。このニブル
スワツピングは、マルチプレクサに対する制御コードで
なされるので、制御コードを発生するカウンタにロード
される値を変更することで、種々のニブルスワツピング
を行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明め一実施例のニブルスワツピングの説明に用いる
ブロック図、第３図はビットマツプデイスプレィの表示
領域の説明に用いる路線図、第４図はニブルスワツピン
グの説明用の路線図である。 図面における主要な符号の説明 ｌ：入力データ、 ２：出力データ、 ３．４．５　：　ＬＳ　Ｉ、 ７．２３．４０：マルチプレクサ、 １０：ホストバス、 ３３：ビットマツプメモリコントローラ、３５．３６．
３７．３８：メモリチップ。

Claims (1)

1. 【特許請求の範囲】 画像メモリから読み出されたパラレルの入力データをシ
   リアルデータに変換するようにした表示データの処理回
   路において、 上記入力データをホールドする入力レジスタと、上記入
   力レジスタに接続され、制御コードで指定された所定単
   位毎に、上記入力データを出力するマルチプレクサと、 上記マルチプレクサに接続された出力レジスタと、 外部からのロードが可能であって、上記制御コードを発
   生するカウンタと からなる表示データの処理回路。