JPH0731919B2 - Ｐｒｏｍ検査装置 - Google Patents
Ｐｒｏｍ検査装置Info
- Publication number
- JPH0731919B2 JPH0731919B2 JP13737186A JP13737186A JPH0731919B2 JP H0731919 B2 JPH0731919 B2 JP H0731919B2 JP 13737186 A JP13737186 A JP 13737186A JP 13737186 A JP13737186 A JP 13737186A JP H0731919 B2 JPH0731919 B2 JP H0731919B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- prom
- address
- inspected
- pattern generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体の書き込み可能読み出し専用メモリ（以
下PROMと称する）の機能検査を行なうPROM検査装置に関
する。
下PROMと称する）の機能検査を行なうPROM検査装置に関
する。
従来、この種のPROM検査装置は、アドレス発生器と期待
値データメモリとデータ比較器を内蔵している。第２図
は従来のPROM検査装置のパタン発生部、データ発生部、
データ比較部のブロック図である。図において、１はパ
タン発生器、２は波形整形器、３は被検査PROM、４は比
較器、５はデータRAM（ランダムアクセスメモリ）、７
は遅延回路、８はストローブ、９は不良信号、10は切り
替え器、11はブランクデータ、12は切り替え信号であ
る。
値データメモリとデータ比較器を内蔵している。第２図
は従来のPROM検査装置のパタン発生部、データ発生部、
データ比較部のブロック図である。図において、１はパ
タン発生器、２は波形整形器、３は被検査PROM、４は比
較器、５はデータRAM（ランダムアクセスメモリ）、７
は遅延回路、８はストローブ、９は不良信号、10は切り
替え器、11はブランクデータ、12は切り替え信号であ
る。
先ず、PROM3にデータを書き込む場合は、パタン発生器
１で発生されるアドレス情報と、テストモード情報と、
アドレス情報を受けてデータRAM5が発生する書き込みデ
ータとを、波形整形器21と、波形整形器22と、波形整形
器23によりそれぞれ波形整形して被検査PROM3に供給し
て行なう。
１で発生されるアドレス情報と、テストモード情報と、
アドレス情報を受けてデータRAM5が発生する書き込みデ
ータとを、波形整形器21と、波形整形器22と、波形整形
器23によりそれぞれ波形整形して被検査PROM3に供給し
て行なう。
次に、PROMからのデータを読み出し、期待値データと比
較検査する場合は、パタン発生器１で発生されるアドレ
ス情報と、テストモード情報とを、波形整形器21と、波
形整形器22とによりそれぞれ波形整形し被検査PROM3に
供給してデータを読み出し、読み出しデータを比較器４
の一方に入力し、更にアドレス情報を受けてデータRAM5
が発生する期待値データとブランクデータ11とをそのア
ドレスが既書き込みアドレスか未書き込みアドレスがを
示す切り替え信号12によって切り替え器10で選択した期
待値データを、波形整形器21と、波形整形器22および被
検査PROM3の動作遅延時間を補正すべく遅延回路７で遅
延させて比較器４の他方に入力し、これらの両入力をス
トローブ８のタイミングで比較し、不一致の時不良信号
９を発生して行なう。尚読み出しテストモードに於いて
は波形整形器23の出力は高インピーダンス状態を保って
いる。
較検査する場合は、パタン発生器１で発生されるアドレ
ス情報と、テストモード情報とを、波形整形器21と、波
形整形器22とによりそれぞれ波形整形し被検査PROM3に
供給してデータを読み出し、読み出しデータを比較器４
の一方に入力し、更にアドレス情報を受けてデータRAM5
が発生する期待値データとブランクデータ11とをそのア
ドレスが既書き込みアドレスか未書き込みアドレスがを
示す切り替え信号12によって切り替え器10で選択した期
待値データを、波形整形器21と、波形整形器22および被
検査PROM3の動作遅延時間を補正すべく遅延回路７で遅
延させて比較器４の他方に入力し、これらの両入力をス
トローブ８のタイミングで比較し、不一致の時不良信号
９を発生して行なう。尚読み出しテストモードに於いて
は波形整形器23の出力は高インピーダンス状態を保って
いる。
上述した従来のPROM製造の初期検査工程ではPROMが完成
品ではなく、例えばアドレスデコーダ不良やセル間の干
渉等によるアドレス選択欠陥により、期待するアドレス
とそれ以外のアドレスにも同時に書き込みを行なってし
まう場合がある。当然このようなPROMは不良品であるの
で最終アドレスに到達するまでに不良検出される。不良
検出のテストパタンはいろいろ有るが、簡便な方法とし
て次の２例がある。１つは書き込みを行なおうとするア
ドレスが未書き込みであることを確認する、いわゆるブ
ランクテストを実行する方法で、ほかの１つは書き込み
直後に全アドレスを読み出す、いわゆるリードテストを
実行する方法である。
品ではなく、例えばアドレスデコーダ不良やセル間の干
渉等によるアドレス選択欠陥により、期待するアドレス
とそれ以外のアドレスにも同時に書き込みを行なってし
まう場合がある。当然このようなPROMは不良品であるの
で最終アドレスに到達するまでに不良検出される。不良
検出のテストパタンはいろいろ有るが、簡便な方法とし
て次の２例がある。１つは書き込みを行なおうとするア
ドレスが未書き込みであることを確認する、いわゆるブ
ランクテストを実行する方法で、ほかの１つは書き込み
直後に全アドレスを読み出す、いわゆるリードテストを
実行する方法である。
前者によれば、初期のアドレスを書き込んでいる時にア
ドレス選択欠陥が原因で最後部のアドレスにも同時に書
き込みを行なってしまうような不良は、最後部のそのア
ドレスをブランクテストするまで見つからない。それと
は逆に途中のアドレスを書き込んでいる時に既書き込み
アドレスにも同時に書き込みを行なってしまうような不
良は、全アドレスを読み出すまで見つからない。このよ
うに不良の検出が先送りになることは、とかくテストタ
イムの長いPROMにおいては重大な問題である。
ドレス選択欠陥が原因で最後部のアドレスにも同時に書
き込みを行なってしまうような不良は、最後部のそのア
ドレスをブランクテストするまで見つからない。それと
は逆に途中のアドレスを書き込んでいる時に既書き込み
アドレスにも同時に書き込みを行なってしまうような不
良は、全アドレスを読み出すまで見つからない。このよ
うに不良の検出が先送りになることは、とかくテストタ
イムの長いPROMにおいては重大な問題である。
前者の問題を解決し早期に不良検出する一策が後者の例
であるが、この方法は１アドレス書き込む度に全アドレ
スを読み出す場合と不良検出率とテストタイムを勘案し
て複数アドレス書き込む度に全アドレスを読み出す場合
とに分かれる。いずれの場合もテストパタンを作るに際
して読み出しアドレスと期待値データとの関係を考慮す
る必要があり、そのプログラムは非常に複雑になること
は避けられない。即ち既書き込みアドレスを読み出す場
合はそのアドレス固有の期待値データと、未書き込みア
ドレスを読み出す場合はブランクデータと比較検査する
必要があり、時々刻々と更新される書き込みアドレスに
対してそれを行なうことは容易ではなく、アドレスの歩
進順序が複雑な場合はテストの実現も困難になる深刻な
問題がある。
であるが、この方法は１アドレス書き込む度に全アドレ
スを読み出す場合と不良検出率とテストタイムを勘案し
て複数アドレス書き込む度に全アドレスを読み出す場合
とに分かれる。いずれの場合もテストパタンを作るに際
して読み出しアドレスと期待値データとの関係を考慮す
る必要があり、そのプログラムは非常に複雑になること
は避けられない。即ち既書き込みアドレスを読み出す場
合はそのアドレス固有の期待値データと、未書き込みア
ドレスを読み出す場合はブランクデータと比較検査する
必要があり、時々刻々と更新される書き込みアドレスに
対してそれを行なうことは容易ではなく、アドレスの歩
進順序が複雑な場合はテストの実現も困難になる深刻な
問題がある。
本発明の目的は、アドレスの歩進順序が複雑な場合に於
いても、アドレス選択欠陥が原因の不良を早期に検出す
るための期待値データを容易に発生するPROM検査装置を
提供することにある。
いても、アドレス選択欠陥が原因の不良を早期に検出す
るための期待値データを容易に発生するPROM検査装置を
提供することにある。
本発明のPROM検査装置の構成は、アドレス信号と読み出
しあるいは書き込みのテストモード信号を発生するパタ
ン発生器と、書き込み動作時に前記パタン発生器から発
生されるアドレス信号を受けて被検査PROMへの書き込み
データを発生する第１のデータRAMと、書き込み動作時
に前記パタン発生器から発生されるアドレス信号を受け
て第１のデータRAMのデータを複写し、読み出し動作時
に前記パタン発生器から発生されるアドレス信号と前記
第１のデータRAMからの書き込みデータを受けて前記被
検査PROMの期待値データを発生する第２のデータRAM
と、前記被検査PROMの読み出しデータと前記第２のデー
タRAMが発生する期待値データとを比較検査する比較器
とを備えることを特徴とする。
しあるいは書き込みのテストモード信号を発生するパタ
ン発生器と、書き込み動作時に前記パタン発生器から発
生されるアドレス信号を受けて被検査PROMへの書き込み
データを発生する第１のデータRAMと、書き込み動作時
に前記パタン発生器から発生されるアドレス信号を受け
て第１のデータRAMのデータを複写し、読み出し動作時
に前記パタン発生器から発生されるアドレス信号と前記
第１のデータRAMからの書き込みデータを受けて前記被
検査PROMの期待値データを発生する第２のデータRAM
と、前記被検査PROMの読み出しデータと前記第２のデー
タRAMが発生する期待値データとを比較検査する比較器
とを備えることを特徴とする。
次に本発明を図面により詳細に説明する。
第１図は本発明によるPROM検査装置の一実施例を示すブ
ロック図である。図中、１はパタン発生器、21,22,23は
波形整形器、３は被検査PROM、４は比較器、５、６はデ
ータRAM、７は遅延回路、８はストローブ、９は不良信
号である。
ロック図である。図中、１はパタン発生器、21,22,23は
波形整形器、３は被検査PROM、４は比較器、５、６はデ
ータRAM、７は遅延回路、８はストローブ、９は不良信
号である。
先ず、PROM3の検査を開始するに先立ち、随時書き込み
読み出し可能な記憶素子で構成される第２のデータRAM6
の全てか被検査PROM3とアドレスが対応して等容量の領
域を、PROM3のブランク時の期待値データと同じになる
ように初期設定する。
読み出し可能な記憶素子で構成される第２のデータRAM6
の全てか被検査PROM3とアドレスが対応して等容量の領
域を、PROM3のブランク時の期待値データと同じになる
ように初期設定する。
次に、PROM3にデータを書き込む場合は、パタン発生器
１で発生されるアドレス情報と、テストモード情報と、
アドレス情報を受けて第１のデータRAM5が発生する書き
込みデータとを、波形整形器21と、波形整形器22と、波
形整形器23によりそれぞれ波形整形して被検査PROM3に
供給して行なう。と同時にそのアドレス情報と書き込み
データとを第２のデータRAM6に供給していわゆるデータ
の複写を行なう。
１で発生されるアドレス情報と、テストモード情報と、
アドレス情報を受けて第１のデータRAM5が発生する書き
込みデータとを、波形整形器21と、波形整形器22と、波
形整形器23によりそれぞれ波形整形して被検査PROM3に
供給して行なう。と同時にそのアドレス情報と書き込み
データとを第２のデータRAM6に供給していわゆるデータ
の複写を行なう。
更に、PROM3からのデータを読み出し、期待値データと
比較検査する場合は、パタン発生器１で発生されるアド
レス情報と、テストモード情報とを、波形整形器21と、
波形整形器22とによりそれぞれ波形整形して被検査PROM
3に供給してデータを読み出し、読み出しデータを比較
器４の一方に入力し、更にアドレス情報を受けて第２の
データRAM6が発生する期待値データを、波形整形器21
と、波形整形器22および被検査PROM3の動作遅延時間を
補正すべく遅延回路７で遅延させて比較器４の他方に入
力し、これらの両入力をストローブ８のタイミングで比
較し、不一致の時不良信号９を発生して行なう。尚書き
込みテストモード於いてはデータRAM6の出力が、また読
み出しテストモードに於いては波形整形器23の出力およ
びデータRAM5の出力は高インピューダンス状態を保って
いる。
比較検査する場合は、パタン発生器１で発生されるアド
レス情報と、テストモード情報とを、波形整形器21と、
波形整形器22とによりそれぞれ波形整形して被検査PROM
3に供給してデータを読み出し、読み出しデータを比較
器４の一方に入力し、更にアドレス情報を受けて第２の
データRAM6が発生する期待値データを、波形整形器21
と、波形整形器22および被検査PROM3の動作遅延時間を
補正すべく遅延回路７で遅延させて比較器４の他方に入
力し、これらの両入力をストローブ８のタイミングで比
較し、不一致の時不良信号９を発生して行なう。尚書き
込みテストモード於いてはデータRAM6の出力が、また読
み出しテストモードに於いては波形整形器23の出力およ
びデータRAM5の出力は高インピューダンス状態を保って
いる。
以上説明したように、本発明によれば、被検査PROMと第
２のデータRAMとに書き込まれるデータは、時々刻々と
同一のデータによって更新されるので、任意の１アドレ
スを書き込む度に全アドレスを読み出す場合も、複数ア
ドレスを書き込む度に全アドレスを読み出す場合も、更
にはアドレスの歩進順序が複雑な場合もテストパタンを
作るに際して読み出しアドレスと期待値データとの関係
を考慮する必要がない。即ち既書き込みアドレスを読み
出す場合はそのアドレス固有の期待値データと、未書き
込みアドレスを読み出す場合はブランクデータと比較検
査するように、期待値データを切り替える必要がない。
従ってPROMを検査するにあたって、アドレス選択欠陥が
原因の不良を早期に検出するための期待値データを容易
に発生するPROM検査装置が得られる。
２のデータRAMとに書き込まれるデータは、時々刻々と
同一のデータによって更新されるので、任意の１アドレ
スを書き込む度に全アドレスを読み出す場合も、複数ア
ドレスを書き込む度に全アドレスを読み出す場合も、更
にはアドレスの歩進順序が複雑な場合もテストパタンを
作るに際して読み出しアドレスと期待値データとの関係
を考慮する必要がない。即ち既書き込みアドレスを読み
出す場合はそのアドレス固有の期待値データと、未書き
込みアドレスを読み出す場合はブランクデータと比較検
査するように、期待値データを切り替える必要がない。
従ってPROMを検査するにあたって、アドレス選択欠陥が
原因の不良を早期に検出するための期待値データを容易
に発生するPROM検査装置が得られる。
第１図は本発明の一実施例のブロック図、第２図は従来
のPROM検査装置のブロック図である。 １……パタン発生器、21〜23……波形整形器、３……被
検査PROM、４……比較器、５、６……データRAM、７…
…遅延回路、８……ストローブ、９……不良信号、10…
…切り替え器、11……ブランクデータ、12……切り替え
信号。
のPROM検査装置のブロック図である。 １……パタン発生器、21〜23……波形整形器、３……被
検査PROM、４……比較器、５、６……データRAM、７…
…遅延回路、８……ストローブ、９……不良信号、10…
…切り替え器、11……ブランクデータ、12……切り替え
信号。
Claims (1)
- 【請求項１】アドレス信号と読み出しあるいは書き込み
のテストモード信号を発生するパタン発生器と、書き込
み動作時に前記パタン発生器から発生されるアドレス信
号を受けて被検査PROMへの書き込みデータを発生する第
１のデータRAMと、書き込み動作時に前記パタン発生器
から発生されるアドレス信号を受けて第１のデータRAM
のデータを複写し、読み出し動作時に前記パタン発生器
から発生されるアドレス信号と前記第１のデータRAMか
らの書き込みデータを受けて前記被検査PROMの期待値デ
ータを発生する第２のデータRAMと、前記被検査PROMの
読み出しデータと前記第２のデータRAMが発生する期待
値データとを比較検査する比較器とを備えることを特徴
とするPROM検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13737186A JPH0731919B2 (ja) | 1986-06-12 | 1986-06-12 | Ｐｒｏｍ検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13737186A JPH0731919B2 (ja) | 1986-06-12 | 1986-06-12 | Ｐｒｏｍ検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293600A JPS62293600A (ja) | 1987-12-21 |
| JPH0731919B2 true JPH0731919B2 (ja) | 1995-04-10 |
Family
ID=15197121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13737186A Expired - Lifetime JPH0731919B2 (ja) | 1986-06-12 | 1986-06-12 | Ｐｒｏｍ検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731919B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239700A (ja) * | 1987-03-27 | 1988-10-05 | Ando Electric Co Ltd | Ｒａｍとｐｒｏｍのデ−タ比較・判定回路 |
-
1986
- 1986-06-12 JP JP13737186A patent/JPH0731919B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62293600A (ja) | 1987-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100256281B1 (ko) | 반도체메모리시험방법및장치 | |
| KR100348760B1 (ko) | 반도체 메모리 시험방법 및 그 장치 | |
| US6154862A (en) | Defect analysis memory for memory tester | |
| JPH10112199A (ja) | メモリ試験装置 | |
| JPH0731919B2 (ja) | Ｐｒｏｍ検査装置 | |
| JP2865035B2 (ja) | 半導体記憶装置の試験方法 | |
| JP4185642B2 (ja) | 半導体メモリ試験装置 | |
| JPS6141080B2 (ja) | ||
| JP3879618B2 (ja) | 半導体集積回路試験装置及び方法 | |
| JPH0258800A (ja) | 半導体メモリ用オンチップテスト回路及びテスト方式 | |
| JPH0612897A (ja) | 半導体メモリ用試験パターン発生器 | |
| JPH05266694A (ja) | メモリテスト方式 | |
| JP2518534B2 (ja) | Ｌｓｉ検査方法 | |
| JPS5838879B2 (ja) | フエイルメモリ | |
| JPS6047679B2 (ja) | 半導体メモリの検査方法 | |
| JPH0311435B2 (ja) | ||
| JP2003036694A (ja) | 半導体装置 | |
| JPS63253600A (ja) | メモリ・セルの欠陥検出回路 | |
| JP2864603B2 (ja) | 半導体記憶装置の検査装置 | |
| JP3264812B2 (ja) | Ｉｃ試験装置のタイミング同期方式 | |
| JPH0498698A (ja) | 半導体メモリ用オンチップテスト方式 | |
| JPH0877796A (ja) | 半導体記憶装置 | |
| JPH0628896A (ja) | Ｂｉｓｔによるメモリのテスト方法 | |
| JPH09304486A (ja) | Ｉｃ試験装置 | |
| JPH023147B2 (ja) |