JP2864603B2 - 半導体記憶装置の検査装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に入力情報を与えて書き込
み、しかる後に読み出しを行い、得られた読み出しデー
タと期待値データとを逐次比較検査して、機能および特
性を検査する半導体記憶装置の検査装置に関する。

［従来の技術］ この種従来の検査装置のブロック図を第３図に示す。
同図において、１は中央演算処理部、２はパターン発生
部、３はタイミング発生部、４は被試験半導体記憶装置
である。

中央演算処理部１は、制御信号ａによりパターン発生
部２に試験開始のアドレスと停止のアドレスを指示す
る。タイミング発生部３は、中央演算処理部１からの制
御信号ａを受けてパターン発生部２に各種タイミング信
号ｂに送る。パターン発生部２は、このタイミング信号
ｂと同期したファンクションパターンを出力信号として
被試験半導体記憶装置４へ送出して書き込みを行う。パ
ターン発生部２はまたタイミング信号ｂと同期して逐次
書き込まれたデータの読み出しを行い、パターン発生部
２内に設けられた判定検査部において読み出したデータ
と期待値データとの比較検査を行う。なお、第３図にお
いて、ｃは、パターン発生部２が発生するファンクショ
ンパターンと読み出しデータとを含む入出力信号であ
る。ここで、ファンクションパターンは、アドレス信
号、制御信号、書き込みデータを含む複合信号である。

いま、被試験半導体記憶装置４を１ビット×４ワード
構成のものとし、例えば、Ｎパターンの代表である“イ
ンクリメントパターン”で検査する場合についてより具
体的に説明する。

中央演算処理部１は、パターン発生部２に試験開始ア
ドレスとして０番地を、停止アドレスとして３番地を、
また、インクリメント値として１を設定する。タイミン
グ発生部３が発生するタイミング信号ｂと同期してパタ
ーン発生部２はアドレス“0"、“1"、“2"、“3"を順次
発生して例えばデータ“0"の書き込みを行い、また、書
き込み動作と交互してデータの読み出し動作を行う。こ
のとき、パターン発生部２内に設けられた判定検査部
は、被試験半導体記憶装置の読み出しデータとパターン
発生部において形成される期待値データとをアドレス毎
に逐次比較検査する。

［発明が解決しようとする課題］ 半導体記憶装置の大規模化が進むにつれて検査に長時
間を要するようになってきている。このことは、検査パ
ターンとして先に述べたＮパターンを用いる場合にも当
てはまるのであるが、より不良検出率の高いN²パターン
を用いるときには一層顕著となる。例えば、4Mビットの
記憶装置をN²パターンを用い、100nsのサイクルタイム
で検査するときには4.9時間もの検査時間を要する。実
際の検査工程で、このような長時間の検査を実施するこ
とはできないので、検査パターンの改良や記憶装置の回
路構成の工夫により検査時間の短縮化が図られている
が、大規模記憶装置の検査に長時間を要するという現実
は変わっていない。

ところで、一般に試験開始アドレスに近いアドレスで
の不良は検査時間は短くて済むが試験停止アドレスに近
いアドレスでの不良は長い検査時間を経た後に検出され
る。而して、不良発生アドレスには、ロット個有のパタ
ーン依存性が存在しているので、仮に、あるロットにつ
いて試験停止アドレス付近に不良が集中しているものと
すると、そのロットについての検査には長大な時間を要
することになる。そこで、本発明は不良が発生するアド
レスには各ロット毎にそのロット個有のパターン依存性
があることに注目して、できるだけ短い時間で不良セル
に到達できるようにするものであり、その目的とすると
ころは全体としての検査時間の短縮化を図ることであ
る。

［課題を解決するための手段］ 本発明の検査装置は、上記目的を達成するために、被
試験半導体記憶装置に対し、試験開始アドレスから試験
停止アドレスに向かってファンクション試験パターンを
供給してデータの書き込みを行い、さらに、書き込みデ
ータを読み出しこれと期待値データを比較するパターン
発生部と、パターン発生部から複数個の不良半導体記憶
装置の不良セルのアドレス信号を受け、このアドレスを
統計処理して被試験半導体記憶装置の不良集中部分を特
定する演算部と、演算部が行った演算結果に基づき不良
集中部分から先に検査する試験開始アドレスを前記パタ
ーン発生部へ指示する中央演算処理部とを備えている。

［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。

第１図（ａ）は本発明の一実施例を示すブロック図で
あり、第１図（ｂ）はその中のパターン発生部２部分の
詳細ブロック図である。

第１図（ａ）、（ｂ）において、１は開始アドレス情
報、アドレス修飾情報、停止アドレス情報等を発すると
ともに全体の動作を統括する中央演算処理部、２は被試
験半導体記憶装置４に対しファンクション試験パターン
を送出してデータの書き込みを行うとともにデータの読
み出しを行い、読み出したデータと期待値データとを比
較するパターン発生部、３はパターン発生部２の動作タ
イミングをコントロールするタイミング発生部、５は不
良セルアドレスを取り込みこのアドレス情報を演算処理
して複数の不良セルアドレスから問題としているロット
の不良発生集中部分を特定し、その演算結果を中央演算
処理部１へ送出する演算部である。

また、６は中央演算処理部１が指示する開始アドレス
情報を保持する開始アドレスレジスタ、７は同じくアド
レス修飾情報を保持するアドレス修飾レジスタ、８は同
じく停止アドレス情報を保持する停止アドレスレジス
タ、９は開始アドレスレジスタ６およびアドレス修飾レ
ジスタの内容から逐次アクセスすべきアドレスを演算し
被試験半導体記憶装置４へファンクション試験パターン
を送出してデータの書き込みと読み出しを行うパターン
合成部、10は停止アドレスレジスタ８の保持するデータ
とパターン合成部が発信するアドレス信号ｄとを比較し
両データが一致したときに一致信号ｆを発生する一致回
路、11は、パターン合成部９から逐次期待値データｇと
読み出しデータｈとを受け取り、両データが不一致であ
るときに不良信号ｉを発生する判定検査部である。

次に、本検査装置を用いた具体的検査手順について説
明する。あるロットについて検査するに先立って中央演
算処理部１は制御信号ａにより適当な開始アドレス、停
止アドレスおよびアドレス修飾情報をパターン発生部２
に指示する。パターン発生部２はこれらの各情報をレジ
スタ６〜８に保持するとともに、タイミング発生部３の
発生するタイミング信号ｂに従って、ファンクション試
験パターンを発生して、被試験半導体記憶装置４にデー
タの書き込みを行うとともに書き込みデータの読み出し
を行う。パターン発生部２内においてはまた判定検査部
11により読み出しデータｈと期待値データｇとの比較を
行い一致がとれないときには不良信号ｉを演算部５へ発
信する。演算部５は不良信号ｉを受け取ったときにはそ
のタイミングでその時点におけるアドレス信号ｄを取り
込み、不良セルのアドレスを記憶しておく。不良セルが
検出された記憶装置については、不良セルが検出された
時点で検査を終了させ、次の半導体記憶装置について検
査を行う。

不良セルが検出されないままパターン合成部が発生す
るアドレスが停止アドレスにまで達すると一致回路10か
らは一致信号がタイミング発生部３へ送出され、この信
号を受けたタイミング発生部３は検査停止の準備を始め
る。

一方、演算部５には、１ロットの始めの部分について
最初の不良アドレスを検出するとその都度そのアドレス
を記憶していく。この不良アドレスの個数が一定値に達
したところで、演算部は記憶していた不良アドレスにつ
いて統計処理を行う。いま、不良アドレスの生起分布と
して第２図に示すデータが得られたとする。演算部５
は、この不良アドレスデータの平均アドレス値と標準
偏差σを計算する。そして、X₃＝−３σを新規の試験
開始アドレスとして、また、X₃−１を新規の停止アドレ
スとして中央演算処理部１へ送出する。中央演算処理部
１は、この新しい試験開始アドレスと停止アドレスをパ
ターン発生部２へ指示し、これを各レジスタにセットさ
せる。続いて、検査を始めたロットについて残りの製品
について検査を行う。

以上説明した実施例を次のように変更することができ
る。

新規の試験開始アドレスと停止アドレスをパターン発
生部に設定した後は、不良が検出される度にそのデータ
により逐次試験開始アドレスと停止アドレスとを計算し
直しながら検査を続けていく。

一つのテストプログラムに複数のテストパターンを含
ませることができる。その場合、試験パターンの種別毎
に試験開始アドレスと停止アドレスを算出してその試験
パターンによる検査を続行する。

先の実施例では現実のアドレスを演算の対象としてい
たがこれに変えて、不良セルにアクセスするためのアド
レス更新回数を演算の対象としてこれから試験開始アド
レスと停止アドレスを決定するようにしてもよい。

ロットの始めの部分の被試験半導体記憶装置に関して
は、不良セルが発見されても試験を停止することなく、
試験停止アドレスまで試験を続行し、その記憶装置に関
してはすべての不良セルアドレスを統計処理の対象とす
る。

［発明の効果］ 以上説明したように、本発明によれば、被試験半導体
記憶装置に対してロット個有の不良アドレスのパターン
依存性を考慮して不良セルの生起頻度の高いアドレスか
ら先に検査をすることができるので、従来例のように一
律に固定試験開始アドレスと停止アドレスの範囲で試験
をする場合と比較して不良に至る迄のパターン走行時間
を短縮することができる。したがって、本発明によれ
ば、全体として検査時間を短縮することができ、検査コ
ストを大幅に低減することができる。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例を示すブロック図、第
１図（ｂ）はその部分詳細図、第２図は不良セルアドレ
スの生起分布図、第３図は従来例を示すブロック図であ
る。 １…中央演算処理部、２…パターン発生部、３…タイミ
ング発生部、４…被試験半導体記憶装置、５…演算部、
６…開始アドレスレジスタ、７…アドレス修飾レジス
タ、８…停止アドレスレジスタ、９…パターン合成部、
10…一致回路、11…判定検査部、ａ…制御信号、ｂ…タ
イミング信号、ｃ…入出力信号、ｄ…アドレス信号、ｅ
…演算データ、ｆ…一致信号、ｇ…期待値データ、ｈ…
読み出しデータ、ｉ…不良信号。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】試験開始アドレスレジスタを有し、被試験
   半導体記憶装置に対し試験開始アドレスから試験停止ア
   ドレスへ向かって順にファンクション試験パターンを供
   給するパターン発生部と、複数個の被試験半導体記憶装
   置の不良セルのアドレスが入力されこの入力データを統
   計処理して被試験半導体記憶装置における不良集中部分
   を特定する演算処理部と、演算処理部から演算データを
   受け取り該演算データに基づき前記不良集中部分に対し
   先に試験を実施するための試験開始アドレスを前記パタ
   ーン発生部へ指示する中央演算処理部とを具備した半導
   体記憶装置の検査装置。
2. 【請求項２】演算処理部が不良セルアドレスの平均値と
   標準偏差とを計算するものである請求項１記載の半導体
   記憶装置の検査装置。