JPS63241371A - 試験パタ−ン生成方式 - Google Patents
試験パタ−ン生成方式Info
- Publication number
- JPS63241371A JPS63241371A JP62074258A JP7425887A JPS63241371A JP S63241371 A JPS63241371 A JP S63241371A JP 62074258 A JP62074258 A JP 62074258A JP 7425887 A JP7425887 A JP 7425887A JP S63241371 A JPS63241371 A JP S63241371A
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- Japan
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- pattern
- output
- integrated circuits
- integrated circuit
- delay
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- Pending
Links
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- 238000000034 method Methods 0.000 claims description 2
- 230000006870 function Effects 0.000 abstract description 5
- 238000001514 detection method Methods 0.000 abstract description 2
- 230000001934 delay Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 1
- 238000007619 statistical method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、同種類の複数の集積回路について、予め定め
たパターンの入力信号に対する出力信号の遅延量と出力
パターンとを検出し、この複数の集積回路から得られた
出力信号の遅延量と出力パターンとに基づいて集積回路
の試験パターンを作製するようにした。
たパターンの入力信号に対する出力信号の遅延量と出力
パターンとを検出し、この複数の集積回路から得られた
出力信号の遅延量と出力パターンとに基づいて集積回路
の試験パターンを作製するようにした。
本発明は、マイクロプロセッサなど多機能化された集積
回路の検査に使用される試験パターンプログラムを作製
するのに適した試験パターン生成方式に関する。
回路の検査に使用される試験パターンプログラムを作製
するのに適した試験パターン生成方式に関する。
従来、マイクロプロセッサなどの集積回路の検査を行う
ために、予め被検査集積回路の機能を理解して所定パタ
ーンの入力信号に対する出力パターンを予測し、その集
積回路について、この入カバターンと予測した出力パタ
ーンとの関係を記述した試験パターンプログラムが作成
される。そして、この試験パターンプログラムに基づい
て集積回路に所定パターンの信号を入力し、この入力信
号に対する出力信号の出力パターンが予測した出力パタ
ーンと一致するか否かを調べて動作試験が行われる。
ために、予め被検査集積回路の機能を理解して所定パタ
ーンの入力信号に対する出力パターンを予測し、その集
積回路について、この入カバターンと予測した出力パタ
ーンとの関係を記述した試験パターンプログラムが作成
される。そして、この試験パターンプログラムに基づい
て集積回路に所定パターンの信号を入力し、この入力信
号に対する出力信号の出力パターンが予測した出力パタ
ーンと一致するか否かを調べて動作試験が行われる。
また、一つの集積回路について入力信号を与えてその出
力信号を検出し、この入力信号と出力信号の各パターン
を用いて同種類の他の集積回路について動作試験をする
ことが行われている。
力信号を検出し、この入力信号と出力信号の各パターン
を用いて同種類の他の集積回路について動作試験をする
ことが行われている。
しかしながら、上記のごとき従来技術においては、前記
のように検査の対象となる集積回路が入力信号に対して
本来どのような信号を出力するか、すなわち、被検査集
積回路がどのような機能をもつものであるかを理解して
試験パターンプログラムを作成していたため、マイクロ
プロセッサなどのように機能の複雑な集積回路にっては
、その動作を理解するのに膨大な時間を要し、試験パタ
ーンプログラムの開発に多大な時間を要するという問題
があった。
のように検査の対象となる集積回路が入力信号に対して
本来どのような信号を出力するか、すなわち、被検査集
積回路がどのような機能をもつものであるかを理解して
試験パターンプログラムを作成していたため、マイクロ
プロセッサなどのように機能の複雑な集積回路にっては
、その動作を理解するのに膨大な時間を要し、試験パタ
ーンプログラムの開発に多大な時間を要するという問題
があった。
また、一つの集積回路を検査基準の集積回路とし、この
検査基準の集積回路についての入力信号と出力信号との
パターンに基づいて他の集積回路の検査を行うようにす
ると、同種類の集積回路であっても出力信号の遅延量に
バラツキがあるため、適切な検査が行えないという問題
があった。
検査基準の集積回路についての入力信号と出力信号との
パターンに基づいて他の集積回路の検査を行うようにす
ると、同種類の集積回路であっても出力信号の遅延量に
バラツキがあるため、適切な検査が行えないという問題
があった。
すなわち、第４図（イ）に示したように検査基準とする
集積回路について、入力信号ａに対して出力信号すが出
力され、この出力信号すをフェッチタイミングＣでフェ
ッチして出力パターンｄ１すなわち“０”、′１”が得
られたとしても、上記検査基準とした集積回路と同種の
集積回路で、例えば同図（ロ）に示したように出力信号
すの遅延量りの大きなものについて、検査基準の集積回
路と同じフェッチタイミングＣによって出力信号をフェ
ッチすると、検出される出力パターンｄが′１”、′０
”となってしまう。
集積回路について、入力信号ａに対して出力信号すが出
力され、この出力信号すをフェッチタイミングＣでフェ
ッチして出力パターンｄ１すなわち“０”、′１”が得
られたとしても、上記検査基準とした集積回路と同種の
集積回路で、例えば同図（ロ）に示したように出力信号
すの遅延量りの大きなものについて、検査基準の集積回
路と同じフェッチタイミングＣによって出力信号をフェ
ッチすると、検出される出力パターンｄが′１”、′０
”となってしまう。
したがって、この遅延量の大きな集積回路が検査基準の
集積回路と同じ論理動作を行うものであっても、動作時
間が多少大きいことのみによって不良品であると判断さ
れてしまう。
集積回路と同じ論理動作を行うものであっても、動作時
間が多少大きいことのみによって不良品であると判断さ
れてしまう。
さらに、上記のように一つの集積回路を検査基準にする
と、その検査基準の集積回路が不良品であった場合には
適正な検査を行うことができないという問題があった。
と、その検査基準の集積回路が不良品であった場合には
適正な検査を行うことができないという問題があった。
第１図は本発明の詳細な説明する図であり、入力信号Ａ
および出力信号Ｂは、集積回路の複数のピンについて例
えば１マシンサイクルで入出力動作を行った場合のそれ
ぞれ一つの入力ピンおよび出力ピンについての信号を示
したものである。
および出力信号Ｂは、集積回路の複数のピンについて例
えば１マシンサイクルで入出力動作を行った場合のそれ
ぞれ一つの入力ピンおよび出力ピンについての信号を示
したものである。
本発明では同図に示したように、同種類の複数の集積回
路について、■マシンサイクルに複数のフェッチタイミ
ングを設定し、予め定めたパターンの入力信号を人力し
たときに出力が変化したタイミングに基づいて、入力信
号に対する出力信号の遅延量りと出力パターンＰとを検
出し、この複数の集積回路から得られた出力信号の遅延
量りと出力パターンＰとに基づいて集積回路の試験パタ
ーンを作成するようにした。
路について、■マシンサイクルに複数のフェッチタイミ
ングを設定し、予め定めたパターンの入力信号を人力し
たときに出力が変化したタイミングに基づいて、入力信
号に対する出力信号の遅延量りと出力パターンＰとを検
出し、この複数の集積回路から得られた出力信号の遅延
量りと出力パターンＰとに基づいて集積回路の試験パタ
ーンを作成するようにした。
同種類の複数の集積回路から出力信号の遅延量と出力パ
ターンとを収集すると、その種類の集積回路について出
力信号の遅延量のバラツキなどの特性を調べることがで
き、さらに、その複数の集積回路に不良品が含まれてい
ても、その種類の集積回路の良品としての機能、すなわ
ち、既知のパターンの入力信号に対する本来の出力信号
の出力パターンを知ることができる。
ターンとを収集すると、その種類の集積回路について出
力信号の遅延量のバラツキなどの特性を調べることがで
き、さらに、その複数の集積回路に不良品が含まれてい
ても、その種類の集積回路の良品としての機能、すなわ
ち、既知のパターンの入力信号に対する本来の出力信号
の出力パターンを知ることができる。
第２図は本発明の詳細な説明するブロック図であり、集
積回路試験装置１は被検査集積回路に複数の入力ピンに
対して所定パターンのパラレル信号を入力し、各出力ピ
ンからの出力信号を検出してメモリ２に記録する。第３
図は上記メモリ２に収集データを記録した状態を示すメ
モリマツプであり、１個目の集積回路について各フェッ
チタイミングにおけるそれぞれの出力ピンの出力レベル
を順次入力し、各入力データに対する出力パターンと出
力遅延量をメモリ２の１個目の集積回路に割当られた記
録領域に記録し、順次の各記録領域に、２個目、３個目
、・・・ｍ個目までの同種の集積回路について上記同様
にして収集した遅延量と出力パターンとを記録する。
積回路試験装置１は被検査集積回路に複数の入力ピンに
対して所定パターンのパラレル信号を入力し、各出力ピ
ンからの出力信号を検出してメモリ２に記録する。第３
図は上記メモリ２に収集データを記録した状態を示すメ
モリマツプであり、１個目の集積回路について各フェッ
チタイミングにおけるそれぞれの出力ピンの出力レベル
を順次入力し、各入力データに対する出力パターンと出
力遅延量をメモリ２の１個目の集積回路に割当られた記
録領域に記録し、順次の各記録領域に、２個目、３個目
、・・・ｍ個目までの同種の集積回路について上記同様
にして収集した遅延量と出力パターンとを記録する。
上記のように記録されたｍ個の集積回路についての同じ
入カバターンに対する出力遅延量はメモリ２から順次読
み出され、演算回路３において累積加算されるとともに
、集積回路試験装置１からのデータの収集を行った被集
積回路の個数“ｍ”とによってこの演算回路３で被試験
集積回路の遅延量の平均が計算されて遅延量の標準値が
求められる。
入カバターンに対する出力遅延量はメモリ２から順次読
み出され、演算回路３において累積加算されるとともに
、集積回路試験装置１からのデータの収集を行った被集
積回路の個数“ｍ”とによってこの演算回路３で被試験
集積回路の遅延量の平均が計算されて遅延量の標準値が
求められる。
異常のある集積回路は一般に少ないので、各入カバター
ンに対する出力パターンはほとんどの集積回路について
一致する。したがって、同じ入カバターンについてのｍ
個の出力パターンのうち最も検出頻度の高いものを、そ
の入カバターンに対する正しい出力パターンと判定し、
上記遅延量の標準値とに基づいて試験パターンが作成さ
れる。
ンに対する出力パターンはほとんどの集積回路について
一致する。したがって、同じ入カバターンについてのｍ
個の出力パターンのうち最も検出頻度の高いものを、そ
の入カバターンに対する正しい出力パターンと判定し、
上記遅延量の標準値とに基づいて試験パターンが作成さ
れる。
なお、上記の実施例では遅延量の標準値として平均値を
用いるようにしたが、多くの集積回路についてデータを
収集できるので、他の統計的手法によって標準の遅延量
を設定するようにすることも可能となる。
用いるようにしたが、多くの集積回路についてデータを
収集できるので、他の統計的手法によって標準の遅延量
を設定するようにすることも可能となる。
本発明によれば、同種類の複数の集積回路について、予
め定めた入カバターンに対する出力信号の遅延量と出力
パターンとを検出し、この複数の集積回路から得られた
出力信号の遅延量と出力パターンとに基づいて集積回路
の試験パターンを作成するようにしたので、マイクロプ
ロセッサなどのように機能の複雑な集積回路についても
、その動作を理解することなく試験パターンの生成を容
易に行うことができ、集積回路の試験を適切に行うこと
ができる。
め定めた入カバターンに対する出力信号の遅延量と出力
パターンとを検出し、この複数の集積回路から得られた
出力信号の遅延量と出力パターンとに基づいて集積回路
の試験パターンを作成するようにしたので、マイクロプ
ロセッサなどのように機能の複雑な集積回路についても
、その動作を理解することなく試験パターンの生成を容
易に行うことができ、集積回路の試験を適切に行うこと
ができる。
第１図は本発明の詳細な説明する図、
第２図は実施例のブロック説明図、
第３図は実施例の収集データの記録状態を説明するメモ
リマツプ、 第４図は集積回路における出力遅延量を説明する図であ
る。
リマツプ、 第４図は集積回路における出力遅延量を説明する図であ
る。
Claims (1)
- 同種類の複数の集積回路について、予め定めたパターン
の入力信号を入力し、その入力信号に対する出力信号の
遅延量と出力パターンとを検出し、この複数の集積回路
から得られた出力信号の遅延量と出力パターンとに基づ
いて集積回路の試験パターンを作製することを特徴とす
る試験パターン生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074258A JPS63241371A (ja) | 1987-03-30 | 1987-03-30 | 試験パタ−ン生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074258A JPS63241371A (ja) | 1987-03-30 | 1987-03-30 | 試験パタ−ン生成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63241371A true JPS63241371A (ja) | 1988-10-06 |
Family
ID=13541942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62074258A Pending JPS63241371A (ja) | 1987-03-30 | 1987-03-30 | 試験パタ−ン生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63241371A (ja) |
-
1987
- 1987-03-30 JP JP62074258A patent/JPS63241371A/ja active Pending
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