JPH03209700A - 半導体記憶装置の検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に入力情報を与えて書き込み
、しかる後に読み出しを行い、得られた読み出しデータ
と期待値データとを逐次比較検査して、機能および特性
を検査する半導体記憶装置の検査装置に関する。

［従来の技術］ この種従来の検査装置のブロック図を第３図に示す、同
図において、１は中央演算処理部、２はパターン発生部
、３はタイミング発生部、４は被試験半導体記憶装置で
ある。

中央演算処理部１は、制御信号ａによりパターン発生部
２に試験開始のアドレスと停止のアドレスを指示する。

タイミング発生部３は、中央演算処理部１からの制御信
号ａを受けてパターン発生部２に各種タイミング信号す
を送る。パターン発生部２は、このタイミング信号すと
同期したファンクションパターンを出力信号として被試
験半１体記憶装置４へ送出して書き込みを行う。パター
ン発生部２はまたタイミング信号すと同期して連成書き
込まれたデータの読み出しを行い、パターン発生部２内
に設けられた判定検査部においてｄみ出したデータと期
待値データとの比較検査をｔう。なお、第３図において
、Ｃは、パターン発４部２が発生するファンクションパ
ターンと読み汁しデータとを含む入出力信号である。こ
こで、ファンクションパターンは、アドレス信号、制御
信号、書き込みデータを含む複合信号である。

いま、被試験半導体記憶装置４を１ビツト×４ワード構
成のものとし、例えば、Ｎパターンの琶表である“イン
クリメントパターン“で検査するる場合についてより具
体的に説明する。

中央演算処理部１は、パターン発生部２に試躊開始アド
レスとして０番地を、停止アドレスとして３番地を、ま
た、インクリメント値として１を設定する。タイミング
発生部３が発生するタイミング信号すと同期してパター
ン発生部２はアドレス°“０°′、“１”、“２”３”
を順次発生して例えばデータ“０”の書き込みを行い、
また、書き込み動作と交互してデータの読み出し動作を
行う、このとき、パターン発生部２内に設けられた判定
検査部は、被試験半導体記憶装置の読み出しデータとパ
ターン発生部において形成される期待値データとをアド
レス毎に逐次比較検査する。

［発明が解決しようとする課題］ 半導体記憶装置の大規模化が進むにつれて検査に長時間
を要するようになってきている。このことは、検査パタ
ーンとして先に述べたＮパターンを用いる場合にも当て
はまるのであるが、より不良検出率の高いＮ２パターン
を用いるときには一層顕著となる０例えば、４Ｍビット
の記憶装置をＮ２パターンを用い、１００ｎｓのサイク
ルタイムで検査するときには４．９時間もの検査時間を
要する。実際の検査工程で、このような長時間の検査を
実施することはできないので、検査パターンの改良や記
憶装置の回路構成の工夫により検査時間の短縮化が図ら
れているが、大規模記憶装置の検査に長時間を要すると
いう現実は変わっていない。

ところで、一般に試験開始アドレスに近いアドレスでの
不良は検査時間は短くて済むが試験停止アドレスに近い
アドレスでの不良は長い検査時間を経た後に検出される
。而して、不良発生アドレスには、ロット個有のパター
ン依存性が存在しているので、仮に、あるロットについ
て試験停止アドレス付近に不良が集中しているものとす
ると、そのロットについての検査には長大な時間を要す
ることになる。そこで、本発明は不良が発生するアドレ
スには各ロフト毎にそのロット個有のパターン依存性が
あることに注目して、できるだけ短い時間で不良セルに
到達できるようにするものであり、その目的とするとこ
ろは全体としての検査時間の短縮化を図ることである。

［課題を解決するための手段］ 本発明の検査装置は、上記目的を達成するために、被試
験半導体記憶装置に対し、試験開始アドレスから試験停
止アドレスに向がってファンクション試験パターンを供
給してデータの書き込みを行い、さらに、書き込みデー
タを読み出しこれと期待値データを比較するパターン発
生部と、パターン発生部から複数個の不良半導体記憶装
置の不良セルのアドレス信号を受け、このアドレスを統
計処理して被試験半導体記憶装置の不良集中部分を特定
する演算部と、演算部が行った演算結果に基づき不良集
中部分から先に検査する試験開始アドレスを前記パター
ン発生部へ指示する中央演算処理部とを備えている。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）は本発明の一実施例を示すブロック図であ
り、第１図（ｂ）はその中のパターン発生部２部分の詳
細ブロック図である。

第１図（ａ）、（ｂ）において、１は開始アドレス情報
、アドレス修飾情報、停止アドレス情報等を発するとと
もに全体の動作を統括する中央演算処理部、２は被試験
半導体記憶装置４に対しファンクション試験パターンを
送出してデータの書き込みを行うとともにデータの読み
出しを行い、読み出したデータと期待値データとを比較
するパターン発生部、３はパターン発生部２の動作タイ
ミングをコントロールするタイミング発生部、５は不良
セルアドレスを取り込みこのアドレス情報を演算処理し
て複数の不良セルアドレスから問題としているロットの
不良発生集中部分を特定し、その演算結果を中央演算処
理部１へ送出する演算部である。

また、６は中央演算処理部１が指示する開始アドレス情
報を保持する開始アドレスレジスタ、７は同じくアドレ
ス修飾情報を保持するアドレス修飾レジスタ、８は同じ
く停止アドレス情報を保持する停止アドレスレジスタ、
９は開始アドレスレジスタ６およびアドレス修飾レジス
タの内容から逐次アクセスすべきアドレスを演算し被試
験半導体記憶装置４ヘフアンクシヨン試験パターンを送
出してデータの書き込みと読み出しを行うパターン合成
部、１０は停止アドレスレジスタ８の保持するデータと
パターン合成部が発信するアドレス信号ｄとを比較し両
データが一致したときに一致信号ｆを発生する一致回路
、１１は、パターン合成部９から逐次期待値データｇと
読み出しデータｈとを受け取り、両データが不一致であ
るときに不良信号ｉを発生する判定検査部である。

次に、本検査装置を用いた具体的検査手順について説明
する。あるロットについて検査するに先立って中央演算
処理部１は制御信号ａにより適当な開始アドレス、停止
アドレスおよびアドレス修飾情報をパターン発生部２に
指示する。パターン発生部２はこれらの各情報をレジス
タ６〜８に保持するとともに、タイミング発生部３の発
生するタイミング信号すに従って、ファンクション試験
パターンを発生して、被試験半導体記憶装置４にデータ
の書き込みを行うとともに書き込みデータの読み出しを
行う、パターン発生部２内においてはまた判定検査部１
１により読み出しデータｈと期待値データｇとの比較を
行い一致がとれないときには不良信号ｉを演算部５へ発
信する。演算部５は不良信号ｉを受け取ったときにはそ
のタイミングでその時点におけるアドレス信号ｄを取り
込み、不良セルのアドレスを記憶しておく、不良セルが
検出された記憶装置については、不良セルが検出された
時点で検査を終了させ、次の半導体記憶装置について検
査を行う。

不良セルが検出されないままパターン合成部が発生する
アドレスが停止アドレスにまで達すると一致回路１０か
らは一致信号がタイミング発生部３へ送出され、この信
号を受けたタイミング発生部３は検査停止の準備を始め
る。

一方、演算部５には、１０ツトの始めの部分について最
初の不良アドレスを検出するとその都度そのアドレスを
記憶していく。この不良アドレスの個数が一定値に達し
たところで、演算部は記憶していた不良アドレスについ
て統計処理を行う。

いま、不良アドレスの生起分布として第２図に示すデー
タが得られたとする。演算部５は、この不良アドレスデ
ータの平均アドレス値又と標準偏差σを計算する。そし
て、Ｘ３＝Ｘ　　３σを新規の試験開始アドレスとして
、また、Ｘ３−１を新規の停止アドレスとして中央演算
処理部１へ送出する。中央演算処理部１は、この新しい
試験開始アドレスと停止アドレスをパターン発生部２へ
指示し、これを各レジスタにセットさせる。続いて、検
査を始めたロットについて残りの製品について検査を行
う。

以上説明した実施例を次のように変更することができる
。

■　新規の試験開始アドレスと停止アドレスをパターン
発生部に設定した後は、不良が検出される度にそのデー
タにより逐次試験開始アドレスと停止アドレスとを計算
し直しながら検査を続けていく。

■　一つのテストプログラムに複数のテストパターンを
含ませることができる。その場合、試験パターンの種別
毎に試験開始アドレスと停止アドレスを算出してその試
験パターンによる検査を続行する。

■　先の実施例では現実のアドレスを演算の対象として
いたがこれに変えて、不良セルにアクセスするためのア
ドレス更新回数を演算の対象としてこれから試験開始ア
ドレスと停止アドレスを決定するようにしてもよい。

■　ロットの始めの部分の被試験半導体記憶装置に関し
ては、不良セルが発見されても試験を停止することなく
、試験停止アドレスまで試験を続行し、その記憶装置に
関してはすべての不良セルアドレスを統計処理の対象と
する。

［発明の効果］ 以上説明したように、本発明によれば、被試験半導体記
憶装置に対してロット個有の不良アドレスのパターン依
存性を考慮して不良セルの生起頻度の高いアドレスから
先に検査をすることができるので、従来例のように一律
に固定試験開始アドレスと停止アドレスの範囲で試験を
する場合と比較して不良、に至る迄のパターン走行時間
を短縮することができる。したがって、本発明によれば
、全体として検査時間を短縮することができ、検査コス
トを大幅に低減することができる。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例を示すブロック図、第
１図（ｂ）はその部分詳細図、第２図は不良セルアドレ
スの生起分布図、第３図は従来例を示すブロック図であ
る。 １・・・中央演算処理部、　２・・・パターン発生部、
３・・・タイミング発生部、　４・・・被試験半導体記
憶装置、　５・・・演算部、　６・・・開始アドレスレ
ジスタ、　７・・・アドレス修飾レジスタ、　８・・・
停止アドレスレジスタ、　９・・・パターン合成部、　
　１０・・・−数回路、　１１・・・判定検査部、　ａ
・・・制御信号、　ｂ・・・タイミング信号、　Ｃ・・
・入出力信号、ｄ・・・アドレス信号、　ｅ・・・演算
データ、　ｆ・・・−致信号、　ｇ・・・期待値データ
、　ｈ・・・読み出しデータ、　ｉ・・・不良信号。

Claims (2)

【特許請求の範囲】
1. （１）試験開始アドレスレジスタを有し、被試験半導体
   記憶装置に対し試験開始アドレスから試験停止アドレス
   へ向かって順にファンクション試験パターンを供給する
   パターン発生部と、複数個の被試験半導体記憶装置の不
   良セルのアドレスが入力されこの入力データを統計処理
   して被試験半導体記憶装置における不良集中部分を特定
   する演算処理部と、演算処理部から演算データを受け取
   り該演算データに基づき前記不良集中部分に対し先に試
   験を実施するための試験開始アドレスを前記パターン発
   生部へ指示する中央演算処理部とを具備した半導体記憶
   装置の検査装置。
2. （２）演算処理部が不良セルアドレスの平均値と標準偏
   差とを計算するものである請求項１記載の半導体記憶装
   置の検査装置。