JPS6123252A - 回路検査装置 - Google Patents
回路検査装置Info
- Publication number
- JPS6123252A JPS6123252A JP59144904A JP14490484A JPS6123252A JP S6123252 A JPS6123252 A JP S6123252A JP 59144904 A JP59144904 A JP 59144904A JP 14490484 A JP14490484 A JP 14490484A JP S6123252 A JPS6123252 A JP S6123252A
- Authority
- JP
- Japan
- Prior art keywords
- devices
- machine cycle
- comparison
- control section
- same
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は回路検査装置に関するものである。
従来例の構成とその問題点
近年、マイクロプロセッサの産業界への進出は目ざまし
いものがある。このため、相当数のマイクロプロセッサ
等を使用した装置が生産されている。またこ九らの機器
が複雑高度になるにともない、不良解析も複雑高度な技
術が必要とされている。このため、不良解析の容易な検
査方法が、年々重要視されてきた。
いものがある。このため、相当数のマイクロプロセッサ
等を使用した装置が生産されている。またこ九らの機器
が複雑高度になるにともない、不良解析も複雑高度な技
術が必要とされている。このため、不良解析の容易な検
査方法が、年々重要視されてきた。
従来のマイクロプロセッサ等で構成される制御部と被制
御部とを有する装置の検査方法について第１図を用いて
説明する。（１）はマイクロプロセッサ等で構成される
中央制御部、（２）は中央制御部（１）によって制御さ
れる被制御部、（３）は中央制−御部（１）と被制御部
（２）とを結んでいる複数の信号線（４）の信号を観測
する信号観測器である。マイクロプロセッサ等によって
構成される中央制御部（１）により被制御部（２）を制
御することによって、この装置は動作する。この時、こ
の装置が不良となるのは、中央制御部（１）と被制御部
（２）とを結ぶ信号線（４）の信号が、良品と比べて違
った動きをする時である。したがって、この信号線（４
）の信号を信号観測器（３）によって観測し、良品と比
べることにより、装置を検査および不良解析することが
できる。
御部とを有する装置の検査方法について第１図を用いて
説明する。（１）はマイクロプロセッサ等で構成される
中央制御部、（２）は中央制御部（１）によって制御さ
れる被制御部、（３）は中央制−御部（１）と被制御部
（２）とを結んでいる複数の信号線（４）の信号を観測
する信号観測器である。マイクロプロセッサ等によって
構成される中央制御部（１）により被制御部（２）を制
御することによって、この装置は動作する。この時、こ
の装置が不良となるのは、中央制御部（１）と被制御部
（２）とを結ぶ信号線（４）の信号が、良品と比べて違
った動きをする時である。したがって、この信号線（４
）の信号を信号観測器（３）によって観測し、良品と比
べることにより、装置を検査および不良解析することが
できる。
しかしながら上記従来の方法では、良品と被検査品との
同一各部の信号を比較する際、これら２つの装置は全く
非同期で動いているため、ロジックアナライザー・オシ
ロスコープ等の機器を使用し、°同一点でトリ゛ガをか
けて検査品と被検査品とを別々に測定し、そのトリガ点
の前後で比較しなければならない。そして、−このトリ
ガ点を順次移動していくことによって、良品との差を検
出しなければならない。このため、大量のプログラムに
よって検査する場合には、この順次トリガ点を移動し検
査するという方法では、美大な時間と人手とを必要とす
るという欠点を有していた。また、非常に再現性の低い
不良に関しては、この方法で検査して不良と判断し、そ
れを解析することは非常に困難であるという欠点を有し
ていた。
同一各部の信号を比較する際、これら２つの装置は全く
非同期で動いているため、ロジックアナライザー・オシ
ロスコープ等の機器を使用し、°同一点でトリ゛ガをか
けて検査品と被検査品とを別々に測定し、そのトリガ点
の前後で比較しなければならない。そして、−このトリ
ガ点を順次移動していくことによって、良品との差を検
出しなければならない。このため、大量のプログラムに
よって検査する場合には、この順次トリガ点を移動し検
査するという方法では、美大な時間と人手とを必要とす
るという欠点を有していた。また、非常に再現性の低い
不良に関しては、この方法で検査して不良と判断し、そ
れを解析することは非常に困難であるという欠点を有し
ていた。
発明の目的
本発明は上記従来の欠点を解消するもので、マイクロプ
ロセッサ等で構成される制御部とこの制御部により制御
される被制御部とを有する装置の良否を、迅速かつ正確
に検査できる回路検査装置を提供することを目的とする
。
ロセッサ等で構成される制御部とこの制御部により制御
される被制御部とを有する装置の良否を、迅速かつ正確
に検査できる回路検査装置を提供することを目的とする
。
発明の構成
上記目的を達成するため、本発明の回路検査装置は、マ
イクロプロセッサ等で構成される制御部及びこの制御部
によって制御される被制御部を有しかつ予じめ検査によ
り正常動作が確認されている第１の装置とこの第１の装
置と同一の構成でかつ検査すべき第２の装置とを同一の
プログラムで動作させた時に前記第１及び第２の装置の
同一各部から抽出した信号を１マシンサイクルごとに比
較して、全く同じであれば双方の装置の制御部を次のマ
シンサイクルに進め、そうでない時には双方の装置の制
御部を次のマシンサイクルに進めないよう↓こ制御する
比較制御部を備えた構成としたものである・。
イクロプロセッサ等で構成される制御部及びこの制御部
によって制御される被制御部を有しかつ予じめ検査によ
り正常動作が確認されている第１の装置とこの第１の装
置と同一の構成でかつ検査すべき第２の装置とを同一の
プログラムで動作させた時に前記第１及び第２の装置の
同一各部から抽出した信号を１マシンサイクルごとに比
較して、全く同じであれば双方の装置の制御部を次のマ
シンサイクルに進め、そうでない時には双方の装置の制
御部を次のマシンサイクルに進めないよう↓こ制御する
比較制御部を備えた構成としたものである・。
実施例の説明
以下、本発明の一実施例について、図面に基づいて説明
する。
する。
第２図は本発明の一実施例における回路制御装置の回路
ブロック図で、制御部としてマシンサイクル制御入力端
子を有するマイクロプロセッサを考え、以下に説明する
。第２図において、（５）は第１−の装置１（Ａ）の制
御部で、内部に８０８６マイクロプロセツサを含むもの
とする。（６）は被制御部、（７）は前記制御部（５）
と被制御部（６）とを結ぶシステムパスラインである。
ブロック図で、制御部としてマシンサイクル制御入力端
子を有するマイクロプロセッサを考え、以下に説明する
。第２図において、（５）は第１−の装置１（Ａ）の制
御部で、内部に８０８６マイクロプロセツサを含むもの
とする。（６）は被制御部、（７）は前記制御部（５）
と被制御部（６）とを結ぶシステムパスラインである。
同様に（８）は第２の装置（Ｂ）の制御部、（９）は被
制御部、（１０）はシステムパスラインである。（１１
）は前記第１の装置（Ａ）と第２の装置（Ｂ）とのシス
テムパスライン（７）（１０）の信号を比較する比較制
御部、（１２）は前記比較器制御部（１１）の出力信号
線であり、この出力信号線（１２）は、第１及び第２の
装置（Ａ）（Ｂ）の制御部（５） （８）のマシンサイ
クル制御入力端子（１３）（１４）に結線されている。
制御部、（１０）はシステムパスラインである。（１１
）は前記第１の装置（Ａ）と第２の装置（Ｂ）とのシス
テムパスライン（７）（１０）の信号を比較する比較制
御部、（１２）は前記比較器制御部（１１）の出力信号
線であり、この出力信号線（１２）は、第１及び第２の
装置（Ａ）（Ｂ）の制御部（５） （８）のマシンサイ
クル制御入力端子（１３）（１４）に結線されている。
なお、第１の装置（Ａ）は予じめ別の検査方法で正常に
動作することが確認されており、第２の装置（Ｂ）が検
査対象である。
動作することが確認されており、第２の装置（Ｂ）が検
査対象である。
次に動作について説明する。まず、第１の装置（Ａ）を
動作させる。この時第２の装置（Ｂ）がまだ動作してい
ないため、第１の装置（Ａ）と第２の装置（Ｂ）との同
−各・部の信号を比較する場合と異なり、比較制御部（
１１）出力はインアクティブ状態であり、第１の装置（
Ａ）の制御部（５）には、ウェイトサイクルが挿入され
、第１マシンサイクルの状態を保つ。ここで第２の装置
（Ｂ）を動作させると、第２の装置（Ｂ）は第１マシン
サイクルにはいる。
動作させる。この時第２の装置（Ｂ）がまだ動作してい
ないため、第１の装置（Ａ）と第２の装置（Ｂ）との同
−各・部の信号を比較する場合と異なり、比較制御部（
１１）出力はインアクティブ状態であり、第１の装置（
Ａ）の制御部（５）には、ウェイトサイクルが挿入され
、第１マシンサイクルの状態を保つ。ここで第２の装置
（Ｂ）を動作させると、第２の装置（Ｂ）は第１マシン
サイクルにはいる。
そして比較制御部（１１）において、第１及び第２の装
置（Ａ）（Ｂ）の第１マシンサイクルにおける同一各部
の信号を比較し、全てが一致しておれば、出力信号線（
１２）の出力信号をアクティブにして、第１及び第２の
装置（Ａ）（Ｂ）とも次のマシンサイクルに進むことを
許可する。もし第１マシンサイクルにおいて、比較制御
部（１１）における比較すべき信号のうち１つでも違っ
ておれば、比較制御部（１１）の出力はアクティブにな
らないので、第１及び第２の装置（Ａ）（Ｂ）とも第１
マシンサイクルの状態を保ったままである。このように
、各マシンサイクルにおいて比較・実行の過程をとるこ
とにより、もし第１及び第２の装置（Ａ）（Ｂ）ともに
プログラムの最終へ到達しない時には、この比較制御部
（１１）の情報をみれば、不良となった原因を解析でき
る。
置（Ａ）（Ｂ）の第１マシンサイクルにおける同一各部
の信号を比較し、全てが一致しておれば、出力信号線（
１２）の出力信号をアクティブにして、第１及び第２の
装置（Ａ）（Ｂ）とも次のマシンサイクルに進むことを
許可する。もし第１マシンサイクルにおいて、比較制御
部（１１）における比較すべき信号のうち１つでも違っ
ておれば、比較制御部（１１）の出力はアクティブにな
らないので、第１及び第２の装置（Ａ）（Ｂ）とも第１
マシンサイクルの状態を保ったままである。このように
、各マシンサイクルにおいて比較・実行の過程をとるこ
とにより、もし第１及び第２の装置（Ａ）（Ｂ）ともに
プログラムの最終へ到達しない時には、この比較制御部
（１１）の情報をみれば、不良となった原因を解析でき
る。
以上の動作を、第３図にフローチャートの形で示す。
第４図は比較制御部（１１）の具抹的構成例を示し、（
１５）は第１の装置（Ａ）のシステムパスライン（７）
に接続される複数の第１の入力端子、（１６）は第２の
装置（Ｂ）のシステムパスライン（１０）に接続される
複数の第２の入力端子、（１７）は歯数の排他的論理和
回路、（１８）は論理積回路、（１９）は出力端子であ
る。この回路は、第１の装置（Ａ）のシステムパスライ
ン（７）の信号と、第２の装置（Ｂ）の同一各部の信号
とを、反一致論理和をとり、その結果すべて一致した場
合のみに、出力がアクティブになるという回路構成であ
る。
１５）は第１の装置（Ａ）のシステムパスライン（７）
に接続される複数の第１の入力端子、（１６）は第２の
装置（Ｂ）のシステムパスライン（１０）に接続される
複数の第２の入力端子、（１７）は歯数の排他的論理和
回路、（１８）は論理積回路、（１９）は出力端子であ
る。この回路は、第１の装置（Ａ）のシステムパスライ
ン（７）の信号と、第２の装置（Ｂ）の同一各部の信号
とを、反一致論理和をとり、その結果すべて一致した場
合のみに、出力がアクティブになるという回路構成であ
る。
第５図は本実施例で使用した８０８６マイクロプロセツ
サの１マシンサイクルを示すタイミングチャートである
。第１の装置（Ａ）と第２の装置（Ｂ）とが全く同じ動
作であれば、比較制御部（１１）に取り込まれる第１及
び第２の装置（Ａ）ＣＢ）のシステムパスライン（７）
（１０）の信号の全てが一致する期間がある。第１の装
置（Ａ）と第２の装置（Ｂ）とでは、基本クロックのず
れのため、第５図に示すようにシステムパスライン（７
） ’（１０）の信号の確定する期間がずれるが、（イ
）の時点で一致してマシンサイクル制御入力がアクティ
ブになる。また、’ｒ１． ’ｒ２． Ｔａｎ Ｔ、、
は、マイクロプロセッサの基本クロックを示し、Ｔｗは
マシンサイクル制御入力がアクティブにならない間に、
Ｔ３の後に挿入されるウェイトサイクルを示している。
サの１マシンサイクルを示すタイミングチャートである
。第１の装置（Ａ）と第２の装置（Ｂ）とが全く同じ動
作であれば、比較制御部（１１）に取り込まれる第１及
び第２の装置（Ａ）ＣＢ）のシステムパスライン（７）
（１０）の信号の全てが一致する期間がある。第１の装
置（Ａ）と第２の装置（Ｂ）とでは、基本クロックのず
れのため、第５図に示すようにシステムパスライン（７
） ’（１０）の信号の確定する期間がずれるが、（イ
）の時点で一致してマシンサイクル制御入力がアクティ
ブになる。また、’ｒ１． ’ｒ２． Ｔａｎ Ｔ、、
は、マイクロプロセッサの基本クロックを示し、Ｔｗは
マシンサイクル制御入力がアクティブにならない間に、
Ｔ３の後に挿入されるウェイトサイクルを示している。
すなわち、マシンサイクル制御入力がアクティブになら
なければ、Ｔ３の後にＴｗが挿入され、制御部（５）
（８）は常に同一マシンサイクルを保ち続ける。
なければ、Ｔ３の後にＴｗが挿入され、制御部（５）
（８）は常に同一マシンサイクルを保ち続ける。
第１の装置（Ａ）と第２の装置（Ｂ）との信号が同一で
、あれば、マシンサイクル制御入力がアクティブになり
、Ｔｗが終ってＴｅｎｄに移行し１次のマシンサイクル
にはいる。第１の装置（Ａ）と第２の装置（Ｂ）との信
号が異なっておれば、マシンサイクル制御入力がアクテ
ィブになる期間が−なく、Ｔｗの状態が続き、第１及び
第２の装置（Ａ）（Ｂ）は現在の状態を保持したまま停
止することになる。
、あれば、マシンサイクル制御入力がアクティブになり
、Ｔｗが終ってＴｅｎｄに移行し１次のマシンサイクル
にはいる。第１の装置（Ａ）と第２の装置（Ｂ）との信
号が異なっておれば、マシンサイクル制御入力がアクテ
ィブになる期間が−なく、Ｔｗの状態が続き、第１及び
第２の装置（Ａ）（Ｂ）は現在の状態を保持したまま停
止することになる。
発明の詳細
な説明したように本発明によれば、全く非同期に動作す
る２台の装置を１マシンサイクルごとに同期をとった形
で比較検査できる。また不良が発生した部分で、自動的
に装置がその状態を保持して停止するため、不良解析の
ための情報を保持しそれを活用できる。また再現性の非
常に低い不良に対し、再現された不良により自動的に停
止し、この状態を保持するため、解析がきわめて容易に
なる。また不良品の検出を実動作に近い型で自動的にで
きる。またロジックアナライザ等に比較して、回路構成
が簡単なため、比較すべき信号線の本数を容易に拡張で
きる。
る２台の装置を１マシンサイクルごとに同期をとった形
で比較検査できる。また不良が発生した部分で、自動的
に装置がその状態を保持して停止するため、不良解析の
ための情報を保持しそれを活用できる。また再現性の非
常に低い不良に対し、再現された不良により自動的に停
止し、この状態を保持するため、解析がきわめて容易に
なる。また不良品の検出を実動作に近い型で自動的にで
きる。またロジックアナライザ等に比較して、回路構成
が簡単なため、比較すべき信号線の本数を容易に拡張で
きる。
第１図は従来の回路検査装置による検査状態の回路ブロ
ック図、第２図は本発明の一実施例における回路検査装
置による検査状態の回路ブロック図、第３図は同回路検
査装置の動作のフローチャート、第４図は同回路検査装
置の比較制御部の具体例を示す回路図、第５図は同回路
検査装置に接続された装置の１マシンサイクルを示すタ
イミングチャートである。 （５） （８）・・・制御部、（６） （９）・・・被
制御部、（１１）・・・比較制御部、（Ａ）・・・第１
の装置、（Ｂ）・・・第２の装置代理人 森 本
義 弘 第１図 第２図 ／Ａ 第３図
ック図、第２図は本発明の一実施例における回路検査装
置による検査状態の回路ブロック図、第３図は同回路検
査装置の動作のフローチャート、第４図は同回路検査装
置の比較制御部の具体例を示す回路図、第５図は同回路
検査装置に接続された装置の１マシンサイクルを示すタ
イミングチャートである。 （５） （８）・・・制御部、（６） （９）・・・被
制御部、（１１）・・・比較制御部、（Ａ）・・・第１
の装置、（Ｂ）・・・第２の装置代理人 森 本
義 弘 第１図 第２図 ／Ａ 第３図
Claims (1)
- １、マイクロプロセッサ等で構成される制御部及びこの
制御部によって制御される被制御部を有しかつ予じめ検
査により正常動作が確認されている第１の装置とこの第
１の装置と同一の構成でかつ検査すべき第２の装置とを
同一のプログラムで動作させた時に前記第１及び第２の
装置の同一各部から抽出した信号を１マシンサイクルご
とに比較して、全く同じであれば双方の装置の制御部を
次のマシンサイクルに進め、そうでない時には双方の装
置の制御部を次のマシンサイクルに進めないように制御
する比較制御部を備えた回路検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59144904A JPH0614100B2 (ja) | 1984-07-11 | 1984-07-11 | 回路検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59144904A JPH0614100B2 (ja) | 1984-07-11 | 1984-07-11 | 回路検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123252A true JPS6123252A (ja) | 1986-01-31 |
| JPH0614100B2 JPH0614100B2 (ja) | 1994-02-23 |
Family
ID=15373005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59144904A Expired - Lifetime JPH0614100B2 (ja) | 1984-07-11 | 1984-07-11 | 回路検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614100B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010176392A (ja) * | 2009-01-29 | 2010-08-12 | Renesas Electronics Corp | 不良解析装置と方法及びプログラム |
-
1984
- 1984-07-11 JP JP59144904A patent/JPH0614100B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010176392A (ja) * | 2009-01-29 | 2010-08-12 | Renesas Electronics Corp | 不良解析装置と方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0614100B2 (ja) | 1994-02-23 |
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