JPH0614100B2 - 回路検査装置 - Google Patents
回路検査装置Info
- Publication number
- JPH0614100B2 JPH0614100B2 JP59144904A JP14490484A JPH0614100B2 JP H0614100 B2 JPH0614100 B2 JP H0614100B2 JP 59144904 A JP59144904 A JP 59144904A JP 14490484 A JP14490484 A JP 14490484A JP H0614100 B2 JPH0614100 B2 JP H0614100B2
- Authority
- JP
- Japan
- Prior art keywords
- control unit
- machine cycle
- devices
- controlled
- same
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は回路検査装置に関するものである。
従来例の構成とその問題点 近年、マイクロプロセッサの産業界への進出は目ざまし
いものがある。このため、相当数のマイクロプロセッサ
等を使用した装置が生産されている。またこれらの機器
が複雑高度になるにともない、不良解析も複雑高度な技
術が必要とされている。このため、不良解析の容易な検
査方法が、年々重要視されてきた。
いものがある。このため、相当数のマイクロプロセッサ
等を使用した装置が生産されている。またこれらの機器
が複雑高度になるにともない、不良解析も複雑高度な技
術が必要とされている。このため、不良解析の容易な検
査方法が、年々重要視されてきた。
従来のマイクロプロセッサ等で構成される制御部と被制
御部とを有する装置の検査方法について第１図を用いて
説明する。(1)はマイクロプロセッサ等で構成される中
央制御部、(2)は中央制御部(1)によって制御される被制
御部、(3)は中央制御部(1)と被制御部(2)とを結んでい
る複数の信号線(4)の信号を観測する信号観測器であ
る。マイクロプロセッサ等によって構成される中央制御
部(1)により被制御部(2)を制御することによって、この
装置は動作する。この時、この装置が不良となるのは、
中央制御部(1)と被制御部(2)とを結ぶ信号線(4)の信号
が、良品と比べて違った動きをする時である。したがっ
て、この信号線(4)の信号を信号観測器(3)によって観測
し、良品と比べることにより、装置を検査および不良解
析することができる。
御部とを有する装置の検査方法について第１図を用いて
説明する。(1)はマイクロプロセッサ等で構成される中
央制御部、(2)は中央制御部(1)によって制御される被制
御部、(3)は中央制御部(1)と被制御部(2)とを結んでい
る複数の信号線(4)の信号を観測する信号観測器であ
る。マイクロプロセッサ等によって構成される中央制御
部(1)により被制御部(2)を制御することによって、この
装置は動作する。この時、この装置が不良となるのは、
中央制御部(1)と被制御部(2)とを結ぶ信号線(4)の信号
が、良品と比べて違った動きをする時である。したがっ
て、この信号線(4)の信号を信号観測器(3)によって観測
し、良品と比べることにより、装置を検査および不良解
析することができる。
しかしながら上記従来の方法では、良品と被検査品との
同一各部の信号を比較する際、これら２つの装置は全く
非同期で動いているため、ロジックアナライザー・オシ
ロスコープ等の機器を使用し、同一点でトリガをかけて
検査品と被検査品とを別々に測定し、そのトリガ点の前
後で比較しなければならない。そして、このトリガ点を
順次移動していくことによって、良品との差を検出しな
ければならない。このため、大量のプログラムによって
検査する場合には、この順次トリガ点を移動し検査する
という方法では、莫大な時間と人手とを必要とするとい
う欠点を有していた。また、非常に再現性の低い不良に
関しては、この方法で検査して不良と判断し、それを解
析することは非常に困難であるという欠点を有してい
た。
同一各部の信号を比較する際、これら２つの装置は全く
非同期で動いているため、ロジックアナライザー・オシ
ロスコープ等の機器を使用し、同一点でトリガをかけて
検査品と被検査品とを別々に測定し、そのトリガ点の前
後で比較しなければならない。そして、このトリガ点を
順次移動していくことによって、良品との差を検出しな
ければならない。このため、大量のプログラムによって
検査する場合には、この順次トリガ点を移動し検査する
という方法では、莫大な時間と人手とを必要とするとい
う欠点を有していた。また、非常に再現性の低い不良に
関しては、この方法で検査して不良と判断し、それを解
析することは非常に困難であるという欠点を有してい
た。
発明の目的 本発明は上記従来の欠点を解消するもので、マイクロプ
ロセッサ等で構成される制御部とこの制御部により制御
される被制御部とを有する装置の良否を、迅速かつ正確
に検査できる回路検査装置を提供することを目的とす
る。
ロセッサ等で構成される制御部とこの制御部により制御
される被制御部とを有する装置の良否を、迅速かつ正確
に検査できる回路検査装置を提供することを目的とす
る。
発明の構成 上記目的を達成するため、本発明の回路検査装置は、マ
イクロプロセッサ等で構成される制御部及びこの制御部
にょって制御される被制御部を有しかつ予じめ検査によ
り正常動作が確認されている第１の装置とこの第１の装
置と同一の構成でかつ検査すべき第２の装置とを同一の
プログラムで動作させた時に前記第１及び第２の装置の
同一各部から抽出した信号を１マシンサイクルごとに比
較して、全く同じであれば双方の装置の制御部を次のマ
シンサイクルに進め、そうでない時には双方の装置の制
御部を次のマシンサイクルに進めないように制御する比
較制御部を備えた構成としたものである。
イクロプロセッサ等で構成される制御部及びこの制御部
にょって制御される被制御部を有しかつ予じめ検査によ
り正常動作が確認されている第１の装置とこの第１の装
置と同一の構成でかつ検査すべき第２の装置とを同一の
プログラムで動作させた時に前記第１及び第２の装置の
同一各部から抽出した信号を１マシンサイクルごとに比
較して、全く同じであれば双方の装置の制御部を次のマ
シンサイクルに進め、そうでない時には双方の装置の制
御部を次のマシンサイクルに進めないように制御する比
較制御部を備えた構成としたものである。
実施例の説明 以下、本発明の一実施例について、図面に基づいて説明
する。
する。
第２図は本発明の一実施例における回路制御装置の回路
ブロック図で、制御部としてマシンサイクル制御入力端
子を有するマイクロプロセッサを考え、以下に説明す
る。第２図において、(5)は第１の装置(Ａ)の制御部
で、内部に８０８６マイクロプロセッサを含むものとす
る。(6)は被制御部、(7)は前記制御部(5)と被制御部(6)
とを結ぶシステムバスラインである。同様に(8)は第２
の装置(Ｂ)の制御部、(9)は被制御部、(10)はシステム
バスラインである。(11)は前記第１の装置(Ａ)と第２の
装置(Ｂ)とのシステムバスライン(7)(10)の信号を比較
する比較制御部、(12)は前記比較器制御部(11)の出力信
号線であり、この出力信号線(12)は、第１及び第２の装
置(A)(B)の制御部(5)(8)のマシンサイクル制御入力端子
(13)(14)に結線されている。なお、第１の装置(Ａ)は予
じめ別の検査方法で正常に動作することが確認されてお
り、第２の装置(Ｂ)が検査対象である。
ブロック図で、制御部としてマシンサイクル制御入力端
子を有するマイクロプロセッサを考え、以下に説明す
る。第２図において、(5)は第１の装置(Ａ)の制御部
で、内部に８０８６マイクロプロセッサを含むものとす
る。(6)は被制御部、(7)は前記制御部(5)と被制御部(6)
とを結ぶシステムバスラインである。同様に(8)は第２
の装置(Ｂ)の制御部、(9)は被制御部、(10)はシステム
バスラインである。(11)は前記第１の装置(Ａ)と第２の
装置(Ｂ)とのシステムバスライン(7)(10)の信号を比較
する比較制御部、(12)は前記比較器制御部(11)の出力信
号線であり、この出力信号線(12)は、第１及び第２の装
置(A)(B)の制御部(5)(8)のマシンサイクル制御入力端子
(13)(14)に結線されている。なお、第１の装置(Ａ)は予
じめ別の検査方法で正常に動作することが確認されてお
り、第２の装置(Ｂ)が検査対象である。
次に動作について説明する。まず、第１の装置(Ａ)を動
作させる。この時第２の装置(Ｂ)がまだ動作していない
ため、第１の装置(Ａ)と第２の装置(Ｂ)との同一各部の
信号を比較する場合と異なり、比較制御部(11)出力はイ
ンアクティブ状態であり、第１の装置(Ａ)の制御部(5)
には、ウエイトサイクルが挿入され、第１マシンサイク
ルの状態を保つ。ここで第２の装置(Ｂ)を動作させる
と、第２の装置(Ｂ)は第１マシンサイクルにはいる。そ
して比較制御部(11)において、第１及び第２の装置(A)
(B)の第１マシンサイクルにおける同一各部の信号を比
較し、全てが一致しておれば、出力信号線(12)の出力信
号をアクティブにして、第１及び第２の装置(A)(B)とも
次のマシンサイクルに進むことを許可する。もし第１マ
シンサイクルにおいて、比較制御部(11)における比較す
べき信号のうち１つでも違っておれば、比較制御部(11)
の出力はアクティブにならないので、第１及び第２の装
置(Ａ)(Ｂ)とも第１マシンサイクルの状態を保ったまま
である。このように、各マシンサイクルにおいて比較・
実行の過程をとることにより、もし第１及び第２の装置
(Ａ)(Ｂ)ともにプログラムの最終へ到達しない時には、
この比較制御部(11)の情報をみれば、不良となった原因
を解析できる。
作させる。この時第２の装置(Ｂ)がまだ動作していない
ため、第１の装置(Ａ)と第２の装置(Ｂ)との同一各部の
信号を比較する場合と異なり、比較制御部(11)出力はイ
ンアクティブ状態であり、第１の装置(Ａ)の制御部(5)
には、ウエイトサイクルが挿入され、第１マシンサイク
ルの状態を保つ。ここで第２の装置(Ｂ)を動作させる
と、第２の装置(Ｂ)は第１マシンサイクルにはいる。そ
して比較制御部(11)において、第１及び第２の装置(A)
(B)の第１マシンサイクルにおける同一各部の信号を比
較し、全てが一致しておれば、出力信号線(12)の出力信
号をアクティブにして、第１及び第２の装置(A)(B)とも
次のマシンサイクルに進むことを許可する。もし第１マ
シンサイクルにおいて、比較制御部(11)における比較す
べき信号のうち１つでも違っておれば、比較制御部(11)
の出力はアクティブにならないので、第１及び第２の装
置(Ａ)(Ｂ)とも第１マシンサイクルの状態を保ったまま
である。このように、各マシンサイクルにおいて比較・
実行の過程をとることにより、もし第１及び第２の装置
(Ａ)(Ｂ)ともにプログラムの最終へ到達しない時には、
この比較制御部(11)の情報をみれば、不良となった原因
を解析できる。
以上の動作を、第３図にフローチャートの形で示す。
第４図は比較制御部(11)の具体的構成例を示し、(15)は
第１の装置(Ａ)のシステムバスライン(7)に接続される
複数の第１の入力端子、(16)は第２の装置(Ｂ)のシステ
ムバスライン(10)に接続される複数の第２の入力端子、
(17)は複数の排他的論理和回路、(18)は論理積回路、(1
9)は出力端子である。この回路は、第１の装置(Ａ)のシ
ステムバスライン(7)の信号と、第２の装置(Ｂ)の同一
各部の信号とを、排他的論理和をとり、その結果すべて
一致した場合のみに、出力がアクティブになるという回
路構成である。
第１の装置(Ａ)のシステムバスライン(7)に接続される
複数の第１の入力端子、(16)は第２の装置(Ｂ)のシステ
ムバスライン(10)に接続される複数の第２の入力端子、
(17)は複数の排他的論理和回路、(18)は論理積回路、(1
9)は出力端子である。この回路は、第１の装置(Ａ)のシ
ステムバスライン(7)の信号と、第２の装置(Ｂ)の同一
各部の信号とを、排他的論理和をとり、その結果すべて
一致した場合のみに、出力がアクティブになるという回
路構成である。
第５図は本実施例で使用した８０８６マイクロプロセッ
サの１マシンサイクルを示すタイミングチャートであ
る。第１の装置(Ａ)と第２の装置(Ｂ)とが全く同じ動作
であれば、比較制御部(11)に取り込まれる第１及び第２
の装置(Ａ)(Ｂ)のシステムバスライン(7)(10)の信号の
全てが一致する期間がある。第１の装置(Ａ)と第２の装
置(Ｂ)とでは、基本クロックのずれのため、第５図に示
すようにシステムバスライン(7)(10)の信号の確定する
期間がずれるが、(イ)の時点で一致してマシンサイクル
制御入力がアクティブになる。また、Ｔ1，Ｔ2，Ｔ3，
Ｔendは、マイクロプロセッサの基本クロックを示し、
ＴＷはマシンサイクル制御入力がアクティブにならない
間に、Ｔ３の後に挿入されるウエイトサイクルを示して
いる。すなわち、マシンサイクル制御入力がアクティブ
にならなければ、Ｔ３の後にＴＷが挿入され、制御部
(5)(8)は常に同一マシンサイクルを保ち続ける。第１の
装置(Ａ)と第２の装置(Ｂ)との信号が同一であれば、マ
シンサイクル制御入力がアクティブになり、ＴＷが終っ
てＴendに移行し、次のマシンサイクルにはいる。第１
の装置(Ａ)と第２の装置(Ｂ)との信号が異なっておれ
ば、マシンサイクル制御入力がアクティブになる期間が
なく、ＴＷの状態が続き、第１及び第２の装置(Ａ)(Ｂ)
は現在の状態を保持したまま停止することになる。
サの１マシンサイクルを示すタイミングチャートであ
る。第１の装置(Ａ)と第２の装置(Ｂ)とが全く同じ動作
であれば、比較制御部(11)に取り込まれる第１及び第２
の装置(Ａ)(Ｂ)のシステムバスライン(7)(10)の信号の
全てが一致する期間がある。第１の装置(Ａ)と第２の装
置(Ｂ)とでは、基本クロックのずれのため、第５図に示
すようにシステムバスライン(7)(10)の信号の確定する
期間がずれるが、(イ)の時点で一致してマシンサイクル
制御入力がアクティブになる。また、Ｔ1，Ｔ2，Ｔ3，
Ｔendは、マイクロプロセッサの基本クロックを示し、
ＴＷはマシンサイクル制御入力がアクティブにならない
間に、Ｔ３の後に挿入されるウエイトサイクルを示して
いる。すなわち、マシンサイクル制御入力がアクティブ
にならなければ、Ｔ３の後にＴＷが挿入され、制御部
(5)(8)は常に同一マシンサイクルを保ち続ける。第１の
装置(Ａ)と第２の装置(Ｂ)との信号が同一であれば、マ
シンサイクル制御入力がアクティブになり、ＴＷが終っ
てＴendに移行し、次のマシンサイクルにはいる。第１
の装置(Ａ)と第２の装置(Ｂ)との信号が異なっておれ
ば、マシンサイクル制御入力がアクティブになる期間が
なく、ＴＷの状態が続き、第１及び第２の装置(Ａ)(Ｂ)
は現在の状態を保持したまま停止することになる。
発明の効果 以上説明したように本発明によれば、全く非同期に動作
する２台の装置を１マシンサイクルごとに同期をとった
形で比較検査できる。また不良が発生した部分で、自動
的に装置がその状態を保持して停止するため、不良解析
のための情報を保持しそれを活用できる。また再現性の
非常に低い不良に対し、再現された不良により自動的に
停止し、この状態を保持するめ、解析がきわめて容易に
なる。また不良品の検出を実動作に近い型で自動的にで
きる。またロジックアナライザ等に比較して、回路構成
が簡単なため、比較すべき信号線の本数を容易に拡張で
きる。
する２台の装置を１マシンサイクルごとに同期をとった
形で比較検査できる。また不良が発生した部分で、自動
的に装置がその状態を保持して停止するため、不良解析
のための情報を保持しそれを活用できる。また再現性の
非常に低い不良に対し、再現された不良により自動的に
停止し、この状態を保持するめ、解析がきわめて容易に
なる。また不良品の検出を実動作に近い型で自動的にで
きる。またロジックアナライザ等に比較して、回路構成
が簡単なため、比較すべき信号線の本数を容易に拡張で
きる。
第１図は従来の回路検査装置による検査状態の回路ブロ
ック図、第２図は本発明の一実施例における回路検査装
置による検査状態の回路ブロック図、第３図は同回路検
査装置の動作のフローチャート、第４図は同回路検査装
置の比較制御部の具体例を示す回路図、第５図は同回路
検査装置に接続された装置の１マシンサイクルを示すタ
イミングチャートである。 (5)(8)……制御部、(6)(9)……被制御部、(11)……比較
制御部、(Ａ)……第１の装置、(Ｂ)……第２の装置
ック図、第２図は本発明の一実施例における回路検査装
置による検査状態の回路ブロック図、第３図は同回路検
査装置の動作のフローチャート、第４図は同回路検査装
置の比較制御部の具体例を示す回路図、第５図は同回路
検査装置に接続された装置の１マシンサイクルを示すタ
イミングチャートである。 (5)(8)……制御部、(6)(9)……被制御部、(11)……比較
制御部、(Ａ)……第１の装置、(Ｂ)……第２の装置
Claims (1)
- 【請求項１】マイクロプロセッサ等で構成される制御部
及びこの制御部によって制御される被制御部を有しかつ
予じめ検査により正常動作が確認されている第１の装置
とこの第１の装置と同一の構成でかつ検査すべき第２の
装置とを同一のプログラムで動作させた時に前記第１及
び第２の装置の同一各部から抽出した信号を１マシンサ
イクルごとに比較して、全く同じであれば双方の装置の
制御部を次のマシンサイクルに進め、そうでない時には
双方の装置の制御部を次のマシンサイクルに進めないよ
うに制御する比較制御部を備えた回路検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59144904A JPH0614100B2 (ja) | 1984-07-11 | 1984-07-11 | 回路検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59144904A JPH0614100B2 (ja) | 1984-07-11 | 1984-07-11 | 回路検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123252A JPS6123252A (ja) | 1986-01-31 |
| JPH0614100B2 true JPH0614100B2 (ja) | 1994-02-23 |
Family
ID=15373005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59144904A Expired - Lifetime JPH0614100B2 (ja) | 1984-07-11 | 1984-07-11 | 回路検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614100B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5414292B2 (ja) * | 2009-01-29 | 2014-02-12 | ルネサスエレクトロニクス株式会社 | 不良解析装置と方法及びプログラム |
-
1984
- 1984-07-11 JP JP59144904A patent/JPH0614100B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6123252A (ja) | 1986-01-31 |
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