JPH05190000A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05190000A JPH05190000A JP4005024A JP502492A JPH05190000A JP H05190000 A JPH05190000 A JP H05190000A JP 4005024 A JP4005024 A JP 4005024A JP 502492 A JP502492 A JP 502492A JP H05190000 A JPH05190000 A JP H05190000A
- Authority
- JP
- Japan
- Prior art keywords
- inspection
- memory device
- semiconductor memory
- data
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Measuring Leads Or Probes (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【構成】 検査用機能を備えた検査用回路１ａを半導体
記憶装置１に内蔵すると共に、この検査用回路１ａの検
査用機能を有効にするためのテスト用ボンディングパッ
ド１ｃを設けた。 【効果】 テスト用ボンディングパッド１ｃに適当な電
圧を印加してテスタ２で再度同じ検査を行うだけで、容
易に不良原因の解析を行うことができるようになるの
で、テスタ２の設定データ等の変更に伴う手間や時間を
節約し、また、この設定データ等の変更時の誤りによる
混乱を防止することができる。
記憶装置１に内蔵すると共に、この検査用回路１ａの検
査用機能を有効にするためのテスト用ボンディングパッ
ド１ｃを設けた。 【効果】 テスト用ボンディングパッド１ｃに適当な電
圧を印加してテスタ２で再度同じ検査を行うだけで、容
易に不良原因の解析を行うことができるようになるの
で、テスタ２の設定データ等の変更に伴う手間や時間を
節約し、また、この設定データ等の変更時の誤りによる
混乱を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、検査によって発見され
た不良の原因を容易に解析することができる半導体記憶
装置に関する。
た不良の原因を容易に解析することができる半導体記憶
装置に関する。
【０００２】
【従来の技術】半導体記憶装置の検査工程では、図３に
示すように、半導体記憶装置１１の半導体チップ上に形
成された各ボンディングパッドにプローバ等を介してテ
スタ１２を接続して検査を行うようになっている。この
検査は、テスタ１２に設定した所定のアドレスやデータ
及びタイミング信号等を半導体記憶装置１１に入力し、
その出力結果を評価して、良品（ＰＡＳＳ）又は不良品
（ＦＡＩＬ）の判定を行うものである。そして、良品と
判定された半導体記憶装置１１は、そのまま次工程に移
される。不良品と判定された半導体記憶装置１１は、外
部入力を変更して再度検査を行い不良原因の絞り込みを
行うことにより、その原因を解析する必要がある。
示すように、半導体記憶装置１１の半導体チップ上に形
成された各ボンディングパッドにプローバ等を介してテ
スタ１２を接続して検査を行うようになっている。この
検査は、テスタ１２に設定した所定のアドレスやデータ
及びタイミング信号等を半導体記憶装置１１に入力し、
その出力結果を評価して、良品（ＰＡＳＳ）又は不良品
（ＦＡＩＬ）の判定を行うものである。そして、良品と
判定された半導体記憶装置１１は、そのまま次工程に移
される。不良品と判定された半導体記憶装置１１は、外
部入力を変更して再度検査を行い不良原因の絞り込みを
行うことにより、その原因を解析する必要がある。
【０００３】
【発明が解決しようとする課題】ところで、半導体記憶
装置１１の内部には、例えば図２に示すように、メモリ
セル２１ａ〜２１ｄに接続するビット線２２ａ〜２２ｄ
が狭い間隔で並行して多数設けられているため、隣接す
るビット線２２ａ〜２２ｄの影響を受けてデータが変化
するおそれが生じ易い。そして、最初の検査時にビット
線２２ａ〜２２ｄにそれぞれ（Ｈ，Ｌ，Ｌ，Ｈ）の各レ
ベルのデータを入力して不良品と判定されたとすると、
次に（Ｈ，Ｌ，Ｈ，Ｌ）の各レベルのデータを入力して
再検査を行うことにより、この隣接するビット線２２ａ
〜２２ｄの影響による不良かどうかを判定することがで
きる場合がある。
装置１１の内部には、例えば図２に示すように、メモリ
セル２１ａ〜２１ｄに接続するビット線２２ａ〜２２ｄ
が狭い間隔で並行して多数設けられているため、隣接す
るビット線２２ａ〜２２ｄの影響を受けてデータが変化
するおそれが生じ易い。そして、最初の検査時にビット
線２２ａ〜２２ｄにそれぞれ（Ｈ，Ｌ，Ｌ，Ｈ）の各レ
ベルのデータを入力して不良品と判定されたとすると、
次に（Ｈ，Ｌ，Ｈ，Ｌ）の各レベルのデータを入力して
再検査を行うことにより、この隣接するビット線２２ａ
〜２２ｄの影響による不良かどうかを判定することがで
きる場合がある。
【０００４】しかしながら、従来は、この再検査を行う
ために、テスタ１２の設定データを変更して半導体記憶
装置１１に入力する必要があった。そして、この設定デ
ータの変更は、半導体記憶装置１１ごとに異なる複雑で
厄介な作業であるため、長い時間を要すると共に間違い
も生じ易くなる。
ために、テスタ１２の設定データを変更して半導体記憶
装置１１に入力する必要があった。そして、この設定デ
ータの変更は、半導体記憶装置１１ごとに異なる複雑で
厄介な作業であるため、長い時間を要すると共に間違い
も生じ易くなる。
【０００５】また、このようなことは、アドレス線上の
アドレス等においても同様であり、さらに、タイミング
マージンが不十分なために生じる不良の場合には、入力
信号にタイミング遅延を施すことにより原因が解析でき
る場合がある。
アドレス等においても同様であり、さらに、タイミング
マージンが不十分なために生じる不良の場合には、入力
信号にタイミング遅延を施すことにより原因が解析でき
る場合がある。
【０００６】このため、従来の半導体記憶装置は、再検
査によって不良原因の解析を行うための設定データ等の
変更作業に長い時間を要し、しかも、誤った変更を行う
ことによる混乱を生じ易くなるという問題があった。
査によって不良原因の解析を行うための設定データ等の
変更作業に長い時間を要し、しかも、誤った変更を行う
ことによる混乱を生じ易くなるという問題があった。
【０００７】本発明は、上記事情に鑑み、不良原因の解
析のために再検査を行う場合のデータ等の変更を内部の
検査用回路で行うことにより、設定データ等の変更作業
を不要にすることができる半導体記憶装置を提供するこ
とを目的としている。
析のために再検査を行う場合のデータ等の変更を内部の
検査用回路で行うことにより、設定データ等の変更作業
を不要にすることができる半導体記憶装置を提供するこ
とを目的としている。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体チップに設けられ、少なくとも１種の検査用
機能を備え、かつ、制御入力によって該機能を有効又は
無効にすることができる検査用回路、及び該半導体チッ
プ上に設けられた、該検査用回路に制御入力を送るため
のテスト用ボンディングパッドを備えており、そのこと
により上記目的が達成される。
は、半導体チップに設けられ、少なくとも１種の検査用
機能を備え、かつ、制御入力によって該機能を有効又は
無効にすることができる検査用回路、及び該半導体チッ
プ上に設けられた、該検査用回路に制御入力を送るため
のテスト用ボンディングパッドを備えており、そのこと
により上記目的が達成される。
【０００９】
【作用】上記構成の半導体記憶装置に対しては、検査工
程において、まずテスタにより所定の設定データを入力
し、出力結果を評価して良品又は不良品の判定を行う。
そして、良品と判定された半導体記憶装置は、次工程に
移されるが、不良品と判定された場合には、その原因を
解析するために再度検査を行う。
程において、まずテスタにより所定の設定データを入力
し、出力結果を評価して良品又は不良品の判定を行う。
そして、良品と判定された半導体記憶装置は、次工程に
移されるが、不良品と判定された場合には、その原因を
解析するために再度検査を行う。
【００１０】不良品と判定された半導体記憶装置は、ま
ずテスト用ボンディングパッドに適当な電圧を印加する
ことにより検査用回路に制御入力を行い検査用機能を有
効にする。そして、テスタによって再度同じ検査を行う
と、当該検査用回路の検査用機能によって、例えばアド
レスやデータがビットごとに入れ換えられるアドレスス
クランブルやデータスクランブルが実行される。従っ
て、この再検査の出力結果を評価し再び判定を行うこと
により、不良の原因が隣接するアドレス線やビット線の
影響によってデータが変化したものかどうか等の解析を
行うことができる。また、検査用回路がタイミング信号
に遅延を施すタイミング遅延を実行した場合には、不良
の原因がマージン不足によるものかどうか等の解析を行
うことができる。
ずテスト用ボンディングパッドに適当な電圧を印加する
ことにより検査用回路に制御入力を行い検査用機能を有
効にする。そして、テスタによって再度同じ検査を行う
と、当該検査用回路の検査用機能によって、例えばアド
レスやデータがビットごとに入れ換えられるアドレスス
クランブルやデータスクランブルが実行される。従っ
て、この再検査の出力結果を評価し再び判定を行うこと
により、不良の原因が隣接するアドレス線やビット線の
影響によってデータが変化したものかどうか等の解析を
行うことができる。また、検査用回路がタイミング信号
に遅延を施すタイミング遅延を実行した場合には、不良
の原因がマージン不足によるものかどうか等の解析を行
うことができる。
【００１１】この結果、本発明によれば、半導体チップ
自身にその半導体記憶装置に適応した検査機能を備えた
検査用回路が設けられているので、テスト用ボンディン
グパッドに適当な電圧を印加してテスタで再度検査を行
うだけで、設定データ等の変更を行うことなく、容易に
不良原因の解析を行うことができるようになる。
自身にその半導体記憶装置に適応した検査機能を備えた
検査用回路が設けられているので、テスト用ボンディン
グパッドに適当な電圧を印加してテスタで再度検査を行
うだけで、設定データ等の変更を行うことなく、容易に
不良原因の解析を行うことができるようになる。
【００１２】
【実施例】本発明を実施例について以下に説明する。
【００１３】図１に本発明の一実施例を示す。本実施例
の半導体記憶装置１には、半導体チップにメモリセルア
レイ等の本来の回路と共に、検査用回路１ａが内蔵され
ている。検査用回路１ａは、ここでは隣接するビット線
の影響によるデータの変化を検査するためのものとする
ため、半導体チップ上に設けられたデータ入力用のボン
ディングパッドを介して外部から入力されるデータのビ
ットを入れ換えて内部のビット線に供給するようにした
回路である。ただし、検査用回路１ａは、このようなデ
ータのビットの入れ換えを行うデータスクランブルのみ
ならず、その半導体記憶装置１自体の種類に応じて、ア
ドレスのビットの入れ換えを行うアドレススクランブル
やタイミング信号に遅延を施すタイミング遅延等のいず
れの検査用機能を備えたものであってもよい。また、検
査用回路１ａは、制御入力によってこのデータの入れ換
え機能を有効、又は、無効にすることができるようにな
っている。そして、検査用回路１ａの制御入力は、信号
線１ｂを介して半導体チップ上に設けられたテスト用ボ
ンディングパッド１ｃから供給することができるように
なっている。なお、検査用回路１ａとこれに信号線１ｂ
を介して接続されるテスト用ボンディングパッド１ｃ
は、それぞれ検査用機能の異なるものを複数組設けるこ
ともできる。
の半導体記憶装置１には、半導体チップにメモリセルア
レイ等の本来の回路と共に、検査用回路１ａが内蔵され
ている。検査用回路１ａは、ここでは隣接するビット線
の影響によるデータの変化を検査するためのものとする
ため、半導体チップ上に設けられたデータ入力用のボン
ディングパッドを介して外部から入力されるデータのビ
ットを入れ換えて内部のビット線に供給するようにした
回路である。ただし、検査用回路１ａは、このようなデ
ータのビットの入れ換えを行うデータスクランブルのみ
ならず、その半導体記憶装置１自体の種類に応じて、ア
ドレスのビットの入れ換えを行うアドレススクランブル
やタイミング信号に遅延を施すタイミング遅延等のいず
れの検査用機能を備えたものであってもよい。また、検
査用回路１ａは、制御入力によってこのデータの入れ換
え機能を有効、又は、無効にすることができるようにな
っている。そして、検査用回路１ａの制御入力は、信号
線１ｂを介して半導体チップ上に設けられたテスト用ボ
ンディングパッド１ｃから供給することができるように
なっている。なお、検査用回路１ａとこれに信号線１ｂ
を介して接続されるテスト用ボンディングパッド１ｃ
は、それぞれ検査用機能の異なるものを複数組設けるこ
ともできる。
【００１４】上記構成の半導体記憶装置に対しては、検
査工程において、半導体チップ上に形成された各ボンデ
ィングパッドにプローバ等を介してテスタ２を接続する
ことにより検査が行われる。この検査は、テスタ２に設
定した所定のアドレスやデータ及びタイミング信号等を
半導体記憶装置１に入力し、その出力結果を評価して、
良品又は不良品の判定を行うものであり、良品と判定さ
れた半導体記憶装置１はそのまま次工程に移される。
査工程において、半導体チップ上に形成された各ボンデ
ィングパッドにプローバ等を介してテスタ２を接続する
ことにより検査が行われる。この検査は、テスタ２に設
定した所定のアドレスやデータ及びタイミング信号等を
半導体記憶装置１に入力し、その出力結果を評価して、
良品又は不良品の判定を行うものであり、良品と判定さ
れた半導体記憶装置１はそのまま次工程に移される。
【００１５】しかしながら、半導体記憶装置１が不良品
と判定された場合には、不良原因の絞り込みのために再
度検査を行う。即ち、まずテスト用ボンディングパッド
１ｃにＨレベル（又はＬレベル）の電圧を印加して検査
用回路１ａの機能を有効にしておき、設定データ等を変
更することなくテスタ２により再度同じ検査を行う。す
ると、テスタ２からの入力データは、半導体記憶装置１
内で検査用回路１ａによってビットごとに入れ換えられ
てビット線に供給される。従って、図２に示したよう
に、最初に不良と判定された検査では、各ビット線２２
ａ〜２２ｄに（Ｈ，Ｌ，Ｌ，Ｈ）の各レベルのデータが
供給されたとすると、この再検査時には、例えば（Ｈ，
Ｌ，Ｈ，Ｌ）の各レベルのデータが供給されることにな
り、このときの出力結果を評価することにより、隣接す
るビット線２２ａ〜２２ｄの影響による不良かどうかを
判定することができる。
と判定された場合には、不良原因の絞り込みのために再
度検査を行う。即ち、まずテスト用ボンディングパッド
１ｃにＨレベル（又はＬレベル）の電圧を印加して検査
用回路１ａの機能を有効にしておき、設定データ等を変
更することなくテスタ２により再度同じ検査を行う。す
ると、テスタ２からの入力データは、半導体記憶装置１
内で検査用回路１ａによってビットごとに入れ換えられ
てビット線に供給される。従って、図２に示したよう
に、最初に不良と判定された検査では、各ビット線２２
ａ〜２２ｄに（Ｈ，Ｌ，Ｌ，Ｈ）の各レベルのデータが
供給されたとすると、この再検査時には、例えば（Ｈ，
Ｌ，Ｈ，Ｌ）の各レベルのデータが供給されることにな
り、このときの出力結果を評価することにより、隣接す
るビット線２２ａ〜２２ｄの影響による不良かどうかを
判定することができる。
【００１６】この結果、本実施例によれば、検査工程で
不良品であると判定された半導体記憶装置１について、
テスト用ボンディングパッド１ｃに電圧を印加してテス
タ２により再度同じ検査を実行するだけで、テスタ２の
設定データ等の変更を行うことなく、容易に不良原因の
解析を行うことができる。
不良品であると判定された半導体記憶装置１について、
テスト用ボンディングパッド１ｃに電圧を印加してテス
タ２により再度同じ検査を実行するだけで、テスタ２の
設定データ等の変更を行うことなく、容易に不良原因の
解析を行うことができる。
【００１７】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、テスト用ボンディングパッ
ドに適当な電圧を印加してテスタで再度検査を行うだけ
で、容易に不良原因の解析を行うことができる、設定デ
ータ等の変更に伴う手間や時間を節約し、また、この設
定データ等の変更時の誤りによる混乱を防止することが
できる。
の半導体記憶装置によれば、テスト用ボンディングパッ
ドに適当な電圧を印加してテスタで再度検査を行うだけ
で、容易に不良原因の解析を行うことができる、設定デ
ータ等の変更に伴う手間や時間を節約し、また、この設
定データ等の変更時の誤りによる混乱を防止することが
できる。
【図１】本発明の一実施例を示すものであって、半導体
記憶装置とテスタのブロック図である。
記憶装置とテスタのブロック図である。
【図２】半導体記憶装置の内部回路の一部を示すブロッ
ク図である。
ク図である。
【図３】従来例を示すものであって、半導体記憶装置と
テスタのブロック図である。
テスタのブロック図である。
１ 半導体記憶装置 １ａ 検査用回路 １ｃ テスト用ボンディングパッド
Claims (1)
- 【請求項１】半導体チップに設けられ、少なくとも１種
の検査用機能を備え、かつ、制御入力によって該機能を
有効又は無効にすることができる検査用回路、及び該半
導体チップ上に設けられた、該検査用回路に制御入力を
送るためのテスト用ボンディングパッドを備えている半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005024A JPH05190000A (ja) | 1992-01-14 | 1992-01-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005024A JPH05190000A (ja) | 1992-01-14 | 1992-01-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190000A true JPH05190000A (ja) | 1993-07-30 |
Family
ID=11599939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4005024A Withdrawn JPH05190000A (ja) | 1992-01-14 | 1992-01-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190000A (ja) |
-
1992
- 1992-01-14 JP JP4005024A patent/JPH05190000A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |