JPH08240641A - 半導体集積回路における出力同時動作数制限の検査法 - Google Patents
半導体集積回路における出力同時動作数制限の検査法Info
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- JPH08240641A JPH08240641A JP7045134A JP4513495A JPH08240641A JP H08240641 A JPH08240641 A JP H08240641A JP 7045134 A JP7045134 A JP 7045134A JP 4513495 A JP4513495 A JP 4513495A JP H08240641 A JPH08240641 A JP H08240641A
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- semiconductor integrated
- integrated circuit
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Abstract
(57)【要約】
【目的】 出力同時動作によるノイズが回路動作に影響
を与えるかどうかの判断を容易とし、ゲート数が増加し
ても全ての回路に対する解析を容易とする。 【構成】 テストパタンを用いてシミュレーションを実
行した時に算出された出力同時動作数が制限値を越える
と判定すると（ステップＳ４）、出力同時動作数の制限
値を越えるテストパタンに対して、半導体集積回路内の
回路素子への入力全てに対して不定値ノイズを多重する
（ステップＳ５）。不定値ノイズを多重した時の出力ピ
ンのシミュレーション結果によって出力同時動作の出力
ピンへの影響を判定し（ステップＳ６）、影響があれば
エラーフラグをオンにする（ステップＳ７）。テストパ
ターンによるシミュレーションの終了時（ステップＳ
８）、エラーフラグのオンオフに応じて（ステップＳ
９）、正常動作判定終了（ステップＳ１０）あるいは誤
動作判定終了（図１ステップＳ１１）とする。
を与えるかどうかの判断を容易とし、ゲート数が増加し
ても全ての回路に対する解析を容易とする。 【構成】 テストパタンを用いてシミュレーションを実
行した時に算出された出力同時動作数が制限値を越える
と判定すると（ステップＳ４）、出力同時動作数の制限
値を越えるテストパタンに対して、半導体集積回路内の
回路素子への入力全てに対して不定値ノイズを多重する
（ステップＳ５）。不定値ノイズを多重した時の出力ピ
ンのシミュレーション結果によって出力同時動作の出力
ピンへの影響を判定し（ステップＳ６）、影響があれば
エラーフラグをオンにする（ステップＳ７）。テストパ
ターンによるシミュレーションの終了時（ステップＳ
８）、エラーフラグのオンオフに応じて（ステップＳ
９）、正常動作判定終了（ステップＳ１０）あるいは誤
動作判定終了（図１ステップＳ１１）とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路における
出力同時動作数制限の検査法に関し、特に出力同時動作
による回路動作の正常または異常の判定方法に関する。
出力同時動作数制限の検査法に関し、特に出力同時動作
による回路動作の正常または異常の判定方法に関する。
【０００２】
【従来の技術】従来、この種の判定方法においては、検
査を行うオペレータが半導体集積回路の出力同時動作数
の制限値をその半導体集積回路のネットリスト等に基づ
いて算出している。
査を行うオペレータが半導体集積回路の出力同時動作数
の制限値をその半導体集積回路のネットリスト等に基づ
いて算出している。
【０００３】その後に、テストパタンを用いた半導体集
積回路に対するシミュレーション上の出力同時動作数が
その制限値を越えた時に、オペレータ自身が半導体集積
回路の内部状態を解析し、出力同時動作によって配線上
に発生するノイズが半導体集積回路を誤動作させるかど
うかを判断している。
積回路に対するシミュレーション上の出力同時動作数が
その制限値を越えた時に、オペレータ自身が半導体集積
回路の内部状態を解析し、出力同時動作によって配線上
に発生するノイズが半導体集積回路を誤動作させるかど
うかを判断している。
【０００４】すなわち、図５に示すように、テストパタ
ンを用いて半導体集積回路に対するシミュレーションを
実行すると（図５ステップＳ１１）、そのシミュレーシ
ョンによる出力同時動作数を算出する（図５ステップＳ
１２）。
ンを用いて半導体集積回路に対するシミュレーションを
実行すると（図５ステップＳ１１）、そのシミュレーシ
ョンによる出力同時動作数を算出する（図５ステップＳ
１２）。
【０００５】このとき、オペレータは半導体集積回路の
出力同時動作数の制限値をその半導体集積回路のネット
リスト等に基づいて算出する（図５ステップＳ１３）。
ステップＳ１２で算出されたシミュレーションによる出
力同時動作数がステップＳ１３でオペレータにより算出
された制限値を越えたか否かをシミュレーション上で判
定する（図５ステップＳ１４）。
出力同時動作数の制限値をその半導体集積回路のネット
リスト等に基づいて算出する（図５ステップＳ１３）。
ステップＳ１２で算出されたシミュレーションによる出
力同時動作数がステップＳ１３でオペレータにより算出
された制限値を越えたか否かをシミュレーション上で判
定する（図５ステップＳ１４）。
【０００６】シミュレーション上で出力同時動作数が制
限値を越えたと判定されると、オペレータは半導体集積
回路の内部状態を解析し、出力ピンへの影響を推定して
判定する（図５ステップＳ１５）。オペレータはその判
定結果でエラーが検出されなければ半導体集積回路が正
常動作で終了したと判定し（図５ステップＳ１６）、そ
の判定結果でエラーが検出されれば半導体集積回路が誤
動作で終了したと判定する（図５ステップＳ１７）。
限値を越えたと判定されると、オペレータは半導体集積
回路の内部状態を解析し、出力ピンへの影響を推定して
判定する（図５ステップＳ１５）。オペレータはその判
定結果でエラーが検出されなければ半導体集積回路が正
常動作で終了したと判定し（図５ステップＳ１６）、そ
の判定結果でエラーが検出されれば半導体集積回路が誤
動作で終了したと判定する（図５ステップＳ１７）。
【０００７】
【発明が解決しようとする課題】上述した従来の出力同
時動作による回路動作の正常または異常の判定方法で
は、半導体集積回路の出力同時動作数の制限値を算出し
た後に、テストパタンを用いたシミュレーション上の出
力同時動作が制限値を越えている場合、出力同時動作に
よるノイズが回路動作に影響を与え、要求する回路動作
と一致するかどうかを判断する必要があり、ゲート数が
増加するのにともなって全ての回路に対する解析が非常
に困難となる。
時動作による回路動作の正常または異常の判定方法で
は、半導体集積回路の出力同時動作数の制限値を算出し
た後に、テストパタンを用いたシミュレーション上の出
力同時動作が制限値を越えている場合、出力同時動作に
よるノイズが回路動作に影響を与え、要求する回路動作
と一致するかどうかを判断する必要があり、ゲート数が
増加するのにともなって全ての回路に対する解析が非常
に困難となる。
【０００８】そこで、本発明の目的は上記の問題点を解
消し、出力同時動作によるノイズが回路動作に影響を与
えるかどうかの判断が容易となり、ゲート数が増加して
も全ての回路に対する解析を容易に行うことができる半
導体集積回路における出力同時動作数制限の検査法を提
供することにある。
消し、出力同時動作によるノイズが回路動作に影響を与
えるかどうかの判断が容易となり、ゲート数が増加して
も全ての回路に対する解析を容易に行うことができる半
導体集積回路における出力同時動作数制限の検査法を提
供することにある。
【０００９】
【課題を解決するための手段】本発明による半導体集積
回路における出力同時動作数制限の検査法は、半導体集
積回路において出力同時動作数の制限値を設定する工程
と、テストパタンを用いたシミュレーション上の出力同
時動作数が前記制限値を越えたか否かを判断する工程
と、前記シミュレーション上の出力同時動作数が前記制
限値を越えたと判断された時に前記シミュレーション上
で前記半導体集積回路内の検査対象の出力に対応した回
路素子への入力信号全てに不定値ノイズを多重する工程
と、前記入力信号全てに前記不定値ノイズを多重した時
の前記回路素子の出力を基に前記不定値ノイズの前記回
路素子の出力に対する影響を判別する工程とを備えてい
る。
回路における出力同時動作数制限の検査法は、半導体集
積回路において出力同時動作数の制限値を設定する工程
と、テストパタンを用いたシミュレーション上の出力同
時動作数が前記制限値を越えたか否かを判断する工程
と、前記シミュレーション上の出力同時動作数が前記制
限値を越えたと判断された時に前記シミュレーション上
で前記半導体集積回路内の検査対象の出力に対応した回
路素子への入力信号全てに不定値ノイズを多重する工程
と、前記入力信号全てに前記不定値ノイズを多重した時
の前記回路素子の出力を基に前記不定値ノイズの前記回
路素子の出力に対する影響を判別する工程とを備えてい
る。
【００１０】本発明による他の検査法は、上記の工程の
ほかに、前記不定値ノイズの前記回路素子の出力に対す
る影響の判別結果を保持する保持手段と、前記保持手段
の保持内容を基に前記回路素子の正常動作及び誤動作を
判定する工程とを具備している。
ほかに、前記不定値ノイズの前記回路素子の出力に対す
る影響の判別結果を保持する保持手段と、前記保持手段
の保持内容を基に前記回路素子の正常動作及び誤動作を
判定する工程とを具備している。
【００１１】
【作用】半導体集積回路において出力同時動作数の制限
値を設定し、テストパタンを用いたシミュレーション上
の出力同時動作数が制限値を越えたと判断した時にシミ
ュレーション上で半導体集積回路内の検査対象の出力に
対応した回路素子への入力信号全てに不定値ノイズを多
重し、その時の回路素子の出力を基に不定値ノイズの出
力に対する影響を判別する。
値を設定し、テストパタンを用いたシミュレーション上
の出力同時動作数が制限値を越えたと判断した時にシミ
ュレーション上で半導体集積回路内の検査対象の出力に
対応した回路素子への入力信号全てに不定値ノイズを多
重し、その時の回路素子の出力を基に不定値ノイズの出
力に対する影響を判別する。
【００１２】これによって、オペレータが手動操作で回
路の解析を行うことなく、出力同時動作によるノイズが
回路動作に影響を与えるかどうかの判断が容易となり、
ゲート数が増加しても全ての回路に対する解析が容易と
なる。この場合、出力同時動作によるノイズの影響を、
テストパターンによるシミュレーション結果を基に半導
体集積回路の出力ピンで確認することが可能となる。
路の解析を行うことなく、出力同時動作によるノイズが
回路動作に影響を与えるかどうかの判断が容易となり、
ゲート数が増加しても全ての回路に対する解析が容易と
なる。この場合、出力同時動作によるノイズの影響を、
テストパターンによるシミュレーション結果を基に半導
体集積回路の出力ピンで確認することが可能となる。
【００１３】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１４】図１は本発明の一実施例による半導体集積
回路における出力同時動作数制限の検査法を示すフロー
チャートである。この図１を用いて本発明の一実施例に
よる半導体集積回路における出力同時動作数制限の検査
方法について説明する。
回路における出力同時動作数制限の検査法を示すフロー
チャートである。この図１を用いて本発明の一実施例に
よる半導体集積回路における出力同時動作数制限の検査
方法について説明する。
【００１５】オペレータの指示によりシミュレーション
が実行されると（図１ステップＳ１）、そのシミュレー
ション上で出力同時動作数の制限値が設定される（図１
ステップＳ２）。この出力同時動作数の制限値の設定は
半導体集積回路のネットリスト（図示せず）を用いてシ
ミュレーション上で出力同時動作数の制限値を算出して
行うか、あるいは半導体集積回路のネットリストを基に
予め算出された出力同時動作数の制限値を格納するテー
ブル（図示せず）から読出して行う。
が実行されると（図１ステップＳ１）、そのシミュレー
ション上で出力同時動作数の制限値が設定される（図１
ステップＳ２）。この出力同時動作数の制限値の設定は
半導体集積回路のネットリスト（図示せず）を用いてシ
ミュレーション上で出力同時動作数の制限値を算出して
行うか、あるいは半導体集積回路のネットリストを基に
予め算出された出力同時動作数の制限値を格納するテー
ブル（図示せず）から読出して行う。
【００１６】その後に、テストパタンを用いてシミュレ
ーションが実行され、そのシミュレーション上の出力同
時動作数が算出される（図１ステップＳ３）。この出力
同時動作数とステップＳ２で設定された制限値とを比較
し、出力同時動作数が制限値を越えるか否かが判定され
る（図１ステップＳ４）。
ーションが実行され、そのシミュレーション上の出力同
時動作数が算出される（図１ステップＳ３）。この出力
同時動作数とステップＳ２で設定された制限値とを比較
し、出力同時動作数が制限値を越えるか否かが判定され
る（図１ステップＳ４）。
【００１７】出力同時動作数が制限値を越えていなけれ
ば、テストパターンによるシミュレーションが終了した
か否かを判断する（図１ステップＳ８）。テストパター
ンによるシミュレーションが終了の場合、エラーフラグ
（図示せず）が立っていなければ（図１ステップＳ
９）、正常動作判定終了となる（図１ステップＳ１
０）。
ば、テストパターンによるシミュレーションが終了した
か否かを判断する（図１ステップＳ８）。テストパター
ンによるシミュレーションが終了の場合、エラーフラグ
（図示せず）が立っていなければ（図１ステップＳ
９）、正常動作判定終了となる（図１ステップＳ１
０）。
【００１８】また、エラーフラグが立っていれば（図１
ステップＳ９）、誤動作判定終了となる（図１ステップ
Ｓ１１）。テストパターンによるシミュレーションが終
了でない場合には、ステップＳ３に戻って次のテストパ
ターンによるシミュレーションが実行される。
ステップＳ９）、誤動作判定終了となる（図１ステップ
Ｓ１１）。テストパターンによるシミュレーションが終
了でない場合には、ステップＳ３に戻って次のテストパ
ターンによるシミュレーションが実行される。
【００１９】一方、出力同時動作数が制限値を越えてい
れば、出力同時動作数の制限値を越えるテストパタンに
対して、半導体集積回路内の回路素子への入力全てに対
して不定値ノイズを多重する（図１ステップＳ５）。こ
の不定値ノイズを多重した時に、出力ピンのシミュレー
ション結果によって出力同時動作の出力ピンへの影響を
判定する（図１ステップＳ６）。
れば、出力同時動作数の制限値を越えるテストパタンに
対して、半導体集積回路内の回路素子への入力全てに対
して不定値ノイズを多重する（図１ステップＳ５）。こ
の不定値ノイズを多重した時に、出力ピンのシミュレー
ション結果によって出力同時動作の出力ピンへの影響を
判定する（図１ステップＳ６）。
【００２０】この場合、出力ピンのシミュレーション結
果が不定値ノイズの多重によって不定となる場合にはＮ
Ｇと判定し、エラーフラグをオンにして不定値ノイズの
多重による出力ピンでのエラーの発生を保持する（図１
ステップＳ７）。
果が不定値ノイズの多重によって不定となる場合にはＮ
Ｇと判定し、エラーフラグをオンにして不定値ノイズの
多重による出力ピンでのエラーの発生を保持する（図１
ステップＳ７）。
【００２１】出力ピンのシミュレーション結果に不定値
ノイズの多重によって不定値ノイズがのっていることで
ＯＫと判定すると、あるいはエラーフラグをオンにする
と、テストパターンによるシミュレーションが終了した
か否かを判断する（図１ステップＳ８）。テストパター
ンによるシミュレーションが終了の場合、エラーフラグ
が立っていなければ（図１ステップＳ９）、正常動作判
定終了となる（図１ステップＳ１０）。
ノイズの多重によって不定値ノイズがのっていることで
ＯＫと判定すると、あるいはエラーフラグをオンにする
と、テストパターンによるシミュレーションが終了した
か否かを判断する（図１ステップＳ８）。テストパター
ンによるシミュレーションが終了の場合、エラーフラグ
が立っていなければ（図１ステップＳ９）、正常動作判
定終了となる（図１ステップＳ１０）。
【００２２】また、エラーフラグが立っていれば（図１
ステップＳ９）、誤動作判定終了となる（図１ステップ
Ｓ１１）。テストパターンによるシミュレーションが終
了でない場合には、ステップＳ３に戻って次のテストパ
ターンによるシミュレーションが実行される。
ステップＳ９）、誤動作判定終了となる（図１ステップ
Ｓ１１）。テストパターンによるシミュレーションが終
了でない場合には、ステップＳ３に戻って次のテストパ
ターンによるシミュレーションが実行される。
【００２３】図２は本発明の一実施例の具体的な回路例
を示す図であり、図３は図２の回路が正常動作した時の
動作を示すタイミングチャートであり、図４は図２の回
路に対して本発明の一実施例による検査法を実施した時
の動作を示すタイミングチャートである。これら図２〜
図４を用いて本発明の一実施例による出力同時動作数制
限の検査法について説明する。
を示す図であり、図３は図２の回路が正常動作した時の
動作を示すタイミングチャートであり、図４は図２の回
路に対して本発明の一実施例による検査法を実施した時
の動作を示すタイミングチャートである。これら図２〜
図４を用いて本発明の一実施例による出力同時動作数制
限の検査法について説明する。
【００２４】Ｄフリップフロップ（以下、Ｄ−ＦＦとす
る）１はクロック信号Ｖ２の入力によって入力信号Ｖ１
のパターン“０”，“１”，“０”，“１”をそのまま
出力信号Ｖ３に出力する。また、Ｄ−ＦＦ１ではリセッ
ト信号Ｖ５として“１”が入力されると、その保持内容
がリセットされる。
る）１はクロック信号Ｖ２の入力によって入力信号Ｖ１
のパターン“０”，“１”，“０”，“１”をそのまま
出力信号Ｖ３に出力する。また、Ｄ−ＦＦ１ではリセッ
ト信号Ｖ５として“１”が入力されると、その保持内容
がリセットされる。
【００２５】アンドゲート２は入力信号Ｖ４が“１”の
時にＤ−ＦＦ１の出力信号Ｖ３をそのまま出力信号Ｖ６
として出力し、入力信号Ｖ４が“０”の時には出力信号
Ｖ６として“０”を出力する。
時にＤ−ＦＦ１の出力信号Ｖ３をそのまま出力信号Ｖ６
として出力し、入力信号Ｖ４が“０”の時には出力信号
Ｖ６として“０”を出力する。
【００２６】上記のような回路を複数配置して構成され
た半導体集積回路において、出力同時動作数が制限値を
越えた場合の動作について説明する。この場合、入力信
号Ｖ１，Ｖ４とクロック信号Ｖ２とリセット信号Ｖ５と
からなるテストパターンに不定値ノイズが夫々Ａ〜Ｃの
各時点で多重される。
た半導体集積回路において、出力同時動作数が制限値を
越えた場合の動作について説明する。この場合、入力信
号Ｖ１，Ｖ４とクロック信号Ｖ２とリセット信号Ｖ５と
からなるテストパターンに不定値ノイズが夫々Ａ〜Ｃの
各時点で多重される。
【００２７】不定値ノイズがクロック信号Ｖ２に多重さ
れてＤ−ＦＦ１のクロック端子（Ｃ）に入力されると、
Ｄ−ＦＦ１ではデータを取込むのか、あるいは前置を保
持したままなのかが不明であるため、出力端子（Ｑ）か
らの出力信号Ｖ３は次のクロックが入力されるまでの
間、不定値となる（図４のＹ１，Ｙ２参照）。
れてＤ−ＦＦ１のクロック端子（Ｃ）に入力されると、
Ｄ−ＦＦ１ではデータを取込むのか、あるいは前置を保
持したままなのかが不明であるため、出力端子（Ｑ）か
らの出力信号Ｖ３は次のクロックが入力されるまでの
間、不定値となる（図４のＹ１，Ｙ２参照）。
【００２８】出力信号Ｖ３が不定値になった時に、入力
信号Ｖ４が“１”であればアンドゲート２の出力信号Ｖ
６も不定値となる（図４の時点Ａ参照）。この場合、出
力信号Ｖ６が不定値となるので、出力ピンに対して出力
同時動作による影響があると判断する。
信号Ｖ４が“１”であればアンドゲート２の出力信号Ｖ
６も不定値となる（図４の時点Ａ参照）。この場合、出
力信号Ｖ６が不定値となるので、出力ピンに対して出力
同時動作による影響があると判断する。
【００２９】しかしながら、出力信号Ｖ３が不定値にな
っても、入力信号Ｖ４が“０”であればアンドゲート２
の出力信号Ｖ６も“０”となるので、出力信号Ｖ６には
グリッチノイズが現れるだけである（図４の時点Ｂ参
照）。この場合、出力信号Ｖ６にグリッチノイズが現れ
るが、出力信号Ｖ６に１パタン以上の不定値が現れない
ので、論理出力は正、つまり出力ピンに対して出力同時
動作による影響がないと判断する。
っても、入力信号Ｖ４が“０”であればアンドゲート２
の出力信号Ｖ６も“０”となるので、出力信号Ｖ６には
グリッチノイズが現れるだけである（図４の時点Ｂ参
照）。この場合、出力信号Ｖ６にグリッチノイズが現れ
るが、出力信号Ｖ６に１パタン以上の不定値が現れない
ので、論理出力は正、つまり出力ピンに対して出力同時
動作による影響がないと判断する。
【００３０】また、出力信号Ｖ３が不定値で、入力信号
Ｖ４が“１”であっても、リセット信号Ｖ５が“１”の
時に不定値ノイズが多重されたのであれば、出力信号Ｖ
６にはグリッチノイズが現れるだけである（図４の時点
Ｃ参照）。この場合、出力信号Ｖ６にグリッチノイズが
現れるが、出力信号Ｖ６に１パタン以上の不定値が現れ
ないので、論理出力は正、つまり出力ピンに対して出力
同時動作による影響がないと判断する。
Ｖ４が“１”であっても、リセット信号Ｖ５が“１”の
時に不定値ノイズが多重されたのであれば、出力信号Ｖ
６にはグリッチノイズが現れるだけである（図４の時点
Ｃ参照）。この場合、出力信号Ｖ６にグリッチノイズが
現れるが、出力信号Ｖ６に１パタン以上の不定値が現れ
ないので、論理出力は正、つまり出力ピンに対して出力
同時動作による影響がないと判断する。
【００３１】このように、半導体集積回路において出力
同時動作数の制限値を設定し、テストパタンを用いたシ
ミュレーション上の出力同時動作数が制限値を越えたと
判断した時にシミュレーション上で半導体集積回路内の
検査対象の出力に対応した回路素子への入力信号全てに
不定値ノイズを多重し、その時の回路素子の出力を基に
不定値ノイズの出力に対する影響を判別することによっ
て、オペレータが手動操作で回路の解析を行うことな
く、出力同時動作によるノイズが回路動作に影響を与え
るかどうかの判断が容易となり、ゲート数が増加しても
全ての回路に対する解析を容易に行うことができる。こ
の場合、出力同時動作によるノイズの影響を、テストパ
ターンによるシミュレーション結果を基に半導体集積回
路の出力ピンで確認することが可能となる。
同時動作数の制限値を設定し、テストパタンを用いたシ
ミュレーション上の出力同時動作数が制限値を越えたと
判断した時にシミュレーション上で半導体集積回路内の
検査対象の出力に対応した回路素子への入力信号全てに
不定値ノイズを多重し、その時の回路素子の出力を基に
不定値ノイズの出力に対する影響を判別することによっ
て、オペレータが手動操作で回路の解析を行うことな
く、出力同時動作によるノイズが回路動作に影響を与え
るかどうかの判断が容易となり、ゲート数が増加しても
全ての回路に対する解析を容易に行うことができる。こ
の場合、出力同時動作によるノイズの影響を、テストパ
ターンによるシミュレーション結果を基に半導体集積回
路の出力ピンで確認することが可能となる。
【００３２】
【発明の効果】以上説明したように本発明によれば、半
導体集積回路において出力同時動作数の制限値を設定
し、テストパタンを用いたシミュレーション上の出力同
時動作数が制限値を越えたと判断した時にシミュレーシ
ョン上で半導体集積回路内の検査対象の出力に対応した
回路素子への入力信号全てに不定値ノイズを多重し、そ
の時の回路素子の出力を基に不定値ノイズの出力に対す
る影響を判別することによって、出力同時動作によるノ
イズが回路動作に影響を与えるかどうかの判断が容易と
なり、ゲート数が増加しても全ての回路に対する解析を
容易に行うことができるという効果がある。
導体集積回路において出力同時動作数の制限値を設定
し、テストパタンを用いたシミュレーション上の出力同
時動作数が制限値を越えたと判断した時にシミュレーシ
ョン上で半導体集積回路内の検査対象の出力に対応した
回路素子への入力信号全てに不定値ノイズを多重し、そ
の時の回路素子の出力を基に不定値ノイズの出力に対す
る影響を判別することによって、出力同時動作によるノ
イズが回路動作に影響を与えるかどうかの判断が容易と
なり、ゲート数が増加しても全ての回路に対する解析を
容易に行うことができるという効果がある。
【図１】本発明の一実施例による半導体集積回路におけ
る出力同時動作数制限の検査法を示すフローチャートで
ある。
る出力同時動作数制限の検査法を示すフローチャートで
ある。
【図２】本発明の一実施例の具体的な回路例を示す図で
ある。
ある。
【図３】図２の回路が正常動作した時の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図４】図２の回路に対して本発明の一実施例による検
査法を実施した時の動作を示すタイミングチャートであ
る。
査法を実施した時の動作を示すタイミングチャートであ
る。
【図５】従来例による半導体集積回路における出力同時
動作数制限の検査法を示すフローチャートである。
動作数制限の検査法を示すフローチャートである。
１ Ｄフリップフロップ ２ アンドゲート Ｖ１，Ｖ４ 入力信号 Ｖ２ クロック信号 Ｖ３，Ｖ６ 出力信号 Ｖ５ リセット信号
Claims (3)
- 【請求項１】 半導体集積回路において出力同時動作数
の制限値を設定する工程と、テストパタンを用いたシミ
ュレーション上の出力同時動作数が前記制限値を越えた
か否かを判断する工程と、前記シミュレーション上の出
力同時動作数が前記制限値を越えたと判断された時に前
記シミュレーション上で前記半導体集積回路内の検査対
象の出力に対応した回路素子への入力信号全てに不定値
ノイズを多重する工程と、前記入力信号全てに前記不定
値ノイズを多重した時の前記回路素子の出力を基に前記
不定値ノイズの前記回路素子の出力に対する影響を判別
する工程とを有することを特徴とする半導体集積回路に
おける出力同時動作数制限の検査法。 - 【請求項２】 前記不定値ノイズの前記回路素子の出力
に対する影響の判別結果を保持する保持手段と、前記保
持手段の保持内容を基に前記回路素子の正常動作及び誤
動作を判定する工程とを含むことを特徴とする請求項１
記載の半導体集積回路における出力同時動作数制限の検
査法。 - 【請求項３】 前記制限値を設定する工程は、前記半導
体集積回路の各回路のネットリストを基に前記制限値を
設定するよう構成されたことを特徴とする請求項１また
は請求項２記載の半導体集積回路における出力同時動作
数制限の検査法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045134A JPH08240641A (ja) | 1995-03-06 | 1995-03-06 | 半導体集積回路における出力同時動作数制限の検査法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045134A JPH08240641A (ja) | 1995-03-06 | 1995-03-06 | 半導体集積回路における出力同時動作数制限の検査法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08240641A true JPH08240641A (ja) | 1996-09-17 |
Family
ID=12710814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7045134A Withdrawn JPH08240641A (ja) | 1995-03-06 | 1995-03-06 | 半導体集積回路における出力同時動作数制限の検査法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08240641A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006242856A (ja) * | 2005-03-04 | 2006-09-14 | Yokogawa Electric Corp | テスタシミュレーション装置及びテスタシミュレーション方法 |
| JP2012128712A (ja) * | 2010-12-16 | 2012-07-05 | Fujitsu Ltd | 活性化パス抽出プログラム，活性化パス抽出装置および活性化パス抽出方法 |
-
1995
- 1995-03-06 JP JP7045134A patent/JPH08240641A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006242856A (ja) * | 2005-03-04 | 2006-09-14 | Yokogawa Electric Corp | テスタシミュレーション装置及びテスタシミュレーション方法 |
| JP2012128712A (ja) * | 2010-12-16 | 2012-07-05 | Fujitsu Ltd | 活性化パス抽出プログラム，活性化パス抽出装置および活性化パス抽出方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |