JPH05324756A - 論理シミュレーション結果表示システム - Google Patents
論理シミュレーション結果表示システムInfo
- Publication number
- JPH05324756A JPH05324756A JP4152899A JP15289992A JPH05324756A JP H05324756 A JPH05324756 A JP H05324756A JP 4152899 A JP4152899 A JP 4152899A JP 15289992 A JP15289992 A JP 15289992A JP H05324756 A JPH05324756 A JP H05324756A
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- JP
- Japan
- Prior art keywords
- circuit
- error
- logic
- simulation
- detected
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- Pending
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- Digital Computer Display Output (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 回路内にパリティチェック等のエラーチェッ
ク機構を有する論理回路の論理シミュレーション結果
を、エラー解析に必要な部分のみに絞り込んで表示し、
エラー解析を容易とする。 【構成】 回路Ａをシミュレーション手段２によりシミ
ュレーション実行中、エラー監視手段３によって回路Ａ
内のエラーチェック機構を常時監視する。エラーが検出
されると、シミュレーションを停止し、エラーに影響を
与える回路部分を被疑回路特定手段４で特定する。この
特定された被疑回路を表示手段１で表示すると同時に、
この被疑回路の各部入出力信号の状態値を夫々対応付け
て表示する。
ク機構を有する論理回路の論理シミュレーション結果
を、エラー解析に必要な部分のみに絞り込んで表示し、
エラー解析を容易とする。 【構成】 回路Ａをシミュレーション手段２によりシミ
ュレーション実行中、エラー監視手段３によって回路Ａ
内のエラーチェック機構を常時監視する。エラーが検出
されると、シミュレーションを停止し、エラーに影響を
与える回路部分を被疑回路特定手段４で特定する。この
特定された被疑回路を表示手段１で表示すると同時に、
この被疑回路の各部入出力信号の状態値を夫々対応付け
て表示する。
Description
【０００１】
【技術分野】本発明は論理シミュレーション結果表示シ
ステムに関し、特にパリティチェック等の論理エラーチ
ェック検出機構を有する論理回路の論理シミュレーショ
ンの結果表示方式に関するものである。
ステムに関し、特にパリティチェック等の論理エラーチ
ェック検出機構を有する論理回路の論理シミュレーショ
ンの結果表示方式に関するものである。
【０００２】
【従来技術】論理シミュレーションの開始から終了まで
の全ての時刻における、論理回路中の全ての信号または
予め指定した信号についてシミュレーション結果を状態
値としてタイムチャートに出力するようになっている。
そして、論理シミュレーションの終了後に、このタイム
チャートに出力された、エラー検出機構の状態を示す信
号（エラーの有無を示す信号）の状態値を目視チェック
することにより、論理エラーの有無の判定を行ってい
る。
の全ての時刻における、論理回路中の全ての信号または
予め指定した信号についてシミュレーション結果を状態
値としてタイムチャートに出力するようになっている。
そして、論理シミュレーションの終了後に、このタイム
チャートに出力された、エラー検出機構の状態を示す信
号（エラーの有無を示す信号）の状態値を目視チェック
することにより、論理エラーの有無の判定を行ってい
る。
【０００３】論理エラーの発生が検出されると、論理回
路の回路図と見比べつつエラー解析に必要な信号及びそ
の状態値をタイムチャートから探し出し、論理エラーの
解析を行っている。
路の回路図と見比べつつエラー解析に必要な信号及びそ
の状態値をタイムチャートから探し出し、論理エラーの
解析を行っている。
【０００４】この様な従来の論理シミュレーション結果
の表示方式では、シミュレーション開始から終了までの
全ての時刻においてタイムチャートを出力しているの
で、結果を確認する必要のない正常動作時の結果もタイ
ムチャートに出力されることになる。また、シミュレー
ション回路中の全ての信号について状態値を出力する場
合には、リスト量が膨大となり、エラーの発見，エラー
の解析が困難となる。
の表示方式では、シミュレーション開始から終了までの
全ての時刻においてタイムチャートを出力しているの
で、結果を確認する必要のない正常動作時の結果もタイ
ムチャートに出力されることになる。また、シミュレー
ション回路中の全ての信号について状態値を出力する場
合には、リスト量が膨大となり、エラーの発見，エラー
の解析が困難となる。
【０００５】そこで、リスト削減のために、予め指定し
た一部の信号についてのみ状態値を出力するようにする
と、エラー解析のために必要な信号が欠落し、再度論理
シミュレーションをやり直さなければならない場合が生
ずる。
た一部の信号についてのみ状態値を出力するようにする
と、エラー解析のために必要な信号が欠落し、再度論理
シミュレーションをやり直さなければならない場合が生
ずる。
【０００６】また、論理回路の回路図とシミュレーショ
ン結果とが別々に表示されるようになっているので、エ
ラー解析時には双方を見比べながら行う必要があり、更
にエラー解析が困難となっている。
ン結果とが別々に表示されるようになっているので、エ
ラー解析時には双方を見比べながら行う必要があり、更
にエラー解析が困難となっている。
【０００７】
【発明の目的】そこで、本発明はかかる従来技術の欠点
を解決すべくなされたものであって、その目的とすると
ころは、エラー解析を極めて容易にすることが可能な論
理シミュレーション結果表示システムを提供することに
ある。
を解決すべくなされたものであって、その目的とすると
ころは、エラー解析を極めて容易にすることが可能な論
理シミュレーション結果表示システムを提供することに
ある。
【０００８】
【発明の構成】本発明によれば、回路内に論理エラーを
検出するエラー検出機構を有する論理回路の論理シミュ
レーションの結果表示システムであって、前記論理回路
の論理シミュレーション実行中に前記エラー検出機構を
監視してエラーが検出されたとき前記論理シミュレーシ
ョンを停止させるエラー監視手段と、このエラーが検出
されたエラー検出機構と対応する回路部分からその直前
のエラーが検出されていないエラー検出機構と対応する
回路部分までの回路範囲を被疑回路として選択的に抽出
する手段と、この抽出された被疑回路の回路図とこの回
路図の信号の状態値とを表示する表示手段とを含むこと
を特徴とする論理シミュレーション結果表示システムが
得られる。
検出するエラー検出機構を有する論理回路の論理シミュ
レーションの結果表示システムであって、前記論理回路
の論理シミュレーション実行中に前記エラー検出機構を
監視してエラーが検出されたとき前記論理シミュレーシ
ョンを停止させるエラー監視手段と、このエラーが検出
されたエラー検出機構と対応する回路部分からその直前
のエラーが検出されていないエラー検出機構と対応する
回路部分までの回路範囲を被疑回路として選択的に抽出
する手段と、この抽出された被疑回路の回路図とこの回
路図の信号の状態値とを表示する表示手段とを含むこと
を特徴とする論理シミュレーション結果表示システムが
得られる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の一実施例を示すブロック図
である。本発明の実施例は、論理回路の回路図を画面に
「入力／表示」する入力／表示手段１と、論理回路を論
理シミュレーションするシミュレーション手段２と、論
理シミュレーション実行中に常時論理エラー検出機構
（パリティチェック機構等）を監視し、エラーが検出さ
れれば論理シミュレーションを停止させるエラー監視手
段３と、エラー監視手段３によりエラーが検出された部
分から前段のエラーが検出されていないエラー検出機構
までの回路範囲を、論理エラーに影響を与える被疑回路
として特定する被疑回路特定手段４と、この被疑回路特
定手段４により特定された被疑回路中の信号の状態値の
みを、入力／表示手段１を用いて表示した論理回路の回
路図上に表示する状態値表示手段５とより構成される。
である。本発明の実施例は、論理回路の回路図を画面に
「入力／表示」する入力／表示手段１と、論理回路を論
理シミュレーションするシミュレーション手段２と、論
理シミュレーション実行中に常時論理エラー検出機構
（パリティチェック機構等）を監視し、エラーが検出さ
れれば論理シミュレーションを停止させるエラー監視手
段３と、エラー監視手段３によりエラーが検出された部
分から前段のエラーが検出されていないエラー検出機構
までの回路範囲を、論理エラーに影響を与える被疑回路
として特定する被疑回路特定手段４と、この被疑回路特
定手段４により特定された被疑回路中の信号の状態値の
みを、入力／表示手段１を用いて表示した論理回路の回
路図上に表示する状態値表示手段５とより構成される。
【００１１】まず、シミュレーションを行う論理回路の
回路図Ａを入力／表示手段１を用いて入力する。また、
シミュレーションを行うためのテストパタンＢを用意す
る。次に、シミュレーション手段２を用いて、回路図Ａ
をテストパタンＢにより論理シミュレーションを行う。
回路図Ａを入力／表示手段１を用いて入力する。また、
シミュレーションを行うためのテストパタンＢを用意す
る。次に、シミュレーション手段２を用いて、回路図Ａ
をテストパタンＢにより論理シミュレーションを行う。
【００１２】シミュレーション実行中、回路内に論理エ
ラーが発生していないかを、エラー監視手段３により常
に監視し、論理エラーが検出されたなら論理シミュレー
ションを停止する。
ラーが発生していないかを、エラー監視手段３により常
に監視し、論理エラーが検出されたなら論理シミュレー
ションを停止する。
【００１３】次に、被疑回路特定手段４を用いて、論理
エラーが検出された部分から前段のエラーが検出されて
いないエラー検出機構までの回路範囲を、論理エラーに
影響を与える被疑回路として、回路図Ａの中より特定す
る。次に、状態値表示手段４を用いて、被疑回路中の信
号についての状態値を、入力／表示手段１を用いて画面
に表示した回路図Ａ上の対応する信号付近に表示する。
エラーが検出された部分から前段のエラーが検出されて
いないエラー検出機構までの回路範囲を、論理エラーに
影響を与える被疑回路として、回路図Ａの中より特定す
る。次に、状態値表示手段４を用いて、被疑回路中の信
号についての状態値を、入力／表示手段１を用いて画面
に表示した回路図Ａ上の対応する信号付近に表示する。
【００１４】図２は適用回路での一例である。回路内の
論理エラーを検出する機構として、レジスタのパリティ
チェックを使用した例である。Reg ．A ，Reg ．B ，Re
g ．E はパリティチェック機能を持ったレジスタであ
り、Reg ．C ，Reg ．D は持たないレジスタである。パ
リティチェック機構を持つレジスタは、パリティチェッ
クの結果を表示するエラーインジケータフリップフロッ
プ（ＥＩＦ）Ｆ，Ｇ，Ｈを夫々持っており、各レジスタ
に論理的に誤った値が格納された時、対応するＥＩＦが
オンになる。また、各レジスタ間には、何らかの部分論
理Log ．1 〜Log．5 が存在する。
論理エラーを検出する機構として、レジスタのパリティ
チェックを使用した例である。Reg ．A ，Reg ．B ，Re
g ．E はパリティチェック機能を持ったレジスタであ
り、Reg ．C ，Reg ．D は持たないレジスタである。パ
リティチェック機構を持つレジスタは、パリティチェッ
クの結果を表示するエラーインジケータフリップフロッ
プ（ＥＩＦ）Ｆ，Ｇ，Ｈを夫々持っており、各レジスタ
に論理的に誤った値が格納された時、対応するＥＩＦが
オンになる。また、各レジスタ間には、何らかの部分論
理Log ．1 〜Log．5 が存在する。
【００１５】この回路の回路図Ａを入力／表示手段１を
用いて入力する。そして、回路図Ａをシミュレーション
手段２を用いてシミュレーションする。エラー監視手段
３はシミュレーション中論理エラーが発生していないか
どうか全てのＥＩＦを常に監視している。
用いて入力する。そして、回路図Ａをシミュレーション
手段２を用いてシミュレーションする。エラー監視手段
３はシミュレーション中論理エラーが発生していないか
どうか全てのＥＩＦを常に監視している。
【００１６】ここで、ＥＩＦ．Ｈがオンとなりレジスタ
Reg ．E に論理エラーが検出されたとする。エラー監視
手段３によりシミュレーションはこの時点で停止し、被
疑回路特定手段４により、レジスタReg ．E に論理的影
響を与える回路範囲を被疑回路として特定する。この場
合レジスタReg ．A ，Reg ．B には論理エラーが確認さ
れていないため、それより前段の部分論理Log ．1 は、
レジスタReg ．E に発見された論理エラーに影響を与え
ないことが保証される。
Reg ．E に論理エラーが検出されたとする。エラー監視
手段３によりシミュレーションはこの時点で停止し、被
疑回路特定手段４により、レジスタReg ．E に論理的影
響を与える回路範囲を被疑回路として特定する。この場
合レジスタReg ．A ，Reg ．B には論理エラーが確認さ
れていないため、それより前段の部分論理Log ．1 は、
レジスタReg ．E に発見された論理エラーに影響を与え
ないことが保証される。
【００１７】また、部分論理Log ．5 はエラー検出箇所
より後段に位置するため被疑回路より除外される。従っ
て、被疑回路は、レジスタReg ．C ，Reg ．D ，Reg ．
E 及び部分論理Log ．2 ，Log ．3 ，Log ．4 と特定で
きる。
より後段に位置するため被疑回路より除外される。従っ
て、被疑回路は、レジスタReg ．C ，Reg ．D ，Reg ．
E 及び部分論理Log ．2 ，Log ．3 ，Log ．4 と特定で
きる。
【００１８】次に、状態値表示手段５を用いて被疑回路
特定手段４により特定した被疑回路であるレジスタなら
びに部分論理の状態値を、シミュレーション手段２より
解析に必要な時刻分だけ獲得し、入力／表示手段１を用
いて表示した論理回路の回路図Ａの対応するレジスタな
らびに部分論理付近に表示する。
特定手段４により特定した被疑回路であるレジスタなら
びに部分論理の状態値を、シミュレーション手段２より
解析に必要な時刻分だけ獲得し、入力／表示手段１を用
いて表示した論理回路の回路図Ａの対応するレジスタな
らびに部分論理付近に表示する。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
シミュレーションの結果をエラー解析に必要な部分のみ
に絞込んで、論理回路の回路図上に表示することができ
るため、エラー解析が容易となり、解析に費やす時間を
削減することができるという効果がある。また、エラー
検出時にシミュレーションを停止できるため、シミュレ
ーション終了時刻まで待たなくても、エラー解析を行う
ことができるという効果もある。
シミュレーションの結果をエラー解析に必要な部分のみ
に絞込んで、論理回路の回路図上に表示することができ
るため、エラー解析が容易となり、解析に費やす時間を
削減することができるという効果がある。また、エラー
検出時にシミュレーションを停止できるため、シミュレ
ーション終了時刻まで待たなくても、エラー解析を行う
ことができるという効果もある。
【図１】本発明の実施例のシステムブロック図である。
【図２】本発明の実施例に適用される論理回路の例を示
すブロック図である。
すブロック図である。
１ 入力／表示手段 ２ シミュレーション手段 ３ エラー監視手段 ４ 被疑回路特定手段 ５ 状態値表示手段 Ａ 回路図 Ｂ テストパタン
Claims (2)
- 【請求項１】 回路内に論理エラーを検出するエラー検
出機構を有する論理回路の論理シミュレーションの結果
表示システムであって、前記論理回路の論理シミュレー
ション実行中に前記エラー検出機構を監視してエラーが
検出されたとき前記論理シミュレーションを停止させる
エラー監視手段と、このエラーが検出されたエラー検出
機構と対応する回路部分からその直前のエラーが検出さ
れていないエラー検出機構と対応する回路部分までの回
路範囲を被疑回路として選択的に抽出する手段と、この
抽出された被疑回路の回路図とこの回路図の信号の状態
値とを表示する表示手段とを含むことを特徴とする論理
シミュレーション結果表示システム。 - 【請求項２】 前記表示手段は、前記被疑回路の各回路
の入出力位置に夫々対応して対応入出力信号の状態値を
表示するよう構成されていることを特徴とする請求項１
記載の論理シミュレーション結果表示システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152899A JPH05324756A (ja) | 1992-05-20 | 1992-05-20 | 論理シミュレーション結果表示システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152899A JPH05324756A (ja) | 1992-05-20 | 1992-05-20 | 論理シミュレーション結果表示システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324756A true JPH05324756A (ja) | 1993-12-07 |
Family
ID=15550572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4152899A Pending JPH05324756A (ja) | 1992-05-20 | 1992-05-20 | 論理シミュレーション結果表示システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324756A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028477A (ja) * | 2009-07-24 | 2011-02-10 | Nec Computertechno Ltd | 被疑箇所指摘装置、被疑箇所指摘方法、デザインルール生成装置及びデザインルール生成プログラム |
-
1992
- 1992-05-20 JP JP4152899A patent/JPH05324756A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028477A (ja) * | 2009-07-24 | 2011-02-10 | Nec Computertechno Ltd | 被疑箇所指摘装置、被疑箇所指摘方法、デザインルール生成装置及びデザインルール生成プログラム |
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