JPH047854A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH047854A JPH047854A JP2109488A JP10948890A JPH047854A JP H047854 A JPH047854 A JP H047854A JP 2109488 A JP2109488 A JP 2109488A JP 10948890 A JP10948890 A JP 10948890A JP H047854 A JPH047854 A JP H047854A
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- JP
- Japan
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- circuit
- control
- control signal
- internal
- internal control
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000012360 testing method Methods 0.000 claims abstract description 27
- 238000010586 diagram Methods 0.000 description 4
- 238000011990 functional testing Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
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- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、ＣＰＵ（セントラル・プロセッシング・ユ
ニット）などの半導体集積回路に係り、特に、外部から
内部動作の不良解析を容易に行うことができる半導体集
積回路に関するものである。
ニット）などの半導体集積回路に係り、特に、外部から
内部動作の不良解析を容易に行うことができる半導体集
積回路に関するものである。
「従来の技術」
周知のように、ＬＳＩ（大規模集積回路）の製造時にお
いては、各種試験か行なわれるか、その一つとして機能
試験（ファンクンヨン・テスト）が行なわれる。この機
能試験は、ＬＳＩに規定の動作条件を与えたときに、Ｌ
ＳＩが正常に機能するか否かを判定するもので、通常、
第２図に示すようにして行なわれる。この図において、
１は所定の試験パターンを発生する入力試験パターン発
生器、２は試験パターンに基づいて期特出カバターンを
発生する期特出カバターン発生器である。そして、人力
試験パターン発生器ｌから出力された所定の試験パター
ンを、動作状態とした被試験ＬＳＩ３の入力端子に供給
し、このＬＳＩ３の出力端子から期特出カバターンが出
力されるか否かをパターン比較器４によって判定するこ
とにより良否結果が得られる。
いては、各種試験か行なわれるか、その一つとして機能
試験（ファンクンヨン・テスト）が行なわれる。この機
能試験は、ＬＳＩに規定の動作条件を与えたときに、Ｌ
ＳＩが正常に機能するか否かを判定するもので、通常、
第２図に示すようにして行なわれる。この図において、
１は所定の試験パターンを発生する入力試験パターン発
生器、２は試験パターンに基づいて期特出カバターンを
発生する期特出カバターン発生器である。そして、人力
試験パターン発生器ｌから出力された所定の試験パター
ンを、動作状態とした被試験ＬＳＩ３の入力端子に供給
し、このＬＳＩ３の出力端子から期特出カバターンが出
力されるか否かをパターン比較器４によって判定するこ
とにより良否結果が得られる。
「発明か解決しようとする課題」
ところで、ＬＳＩの不良原因は種々あり、上述した機能
試験によって、ＬＳＩの不良が判定されても、このＬＳ
Ｉの外部から不良原因の解析を行うことは容易でない。
試験によって、ＬＳＩの不良が判定されても、このＬＳ
Ｉの外部から不良原因の解析を行うことは容易でない。
そこで、内部に制御回路部と、この制御回路部から出力
される内部制御信号によって制御される被制御回路部と
を有するＬＳＩについては、内部制御信号の出力パター
ンカ正しいか否かを判定することによって、内部の不良
解析を行うことが考えられる。しかしながら、ＣＰＵな
どのように、内部制御信号を導く信号線が多数本ある場
合、これら信号線と同数の試験用端子を設けなければな
らず、端子数が増加してしまうという問題があった。
される内部制御信号によって制御される被制御回路部と
を有するＬＳＩについては、内部制御信号の出力パター
ンカ正しいか否かを判定することによって、内部の不良
解析を行うことが考えられる。しかしながら、ＣＰＵな
どのように、内部制御信号を導く信号線が多数本ある場
合、これら信号線と同数の試験用端子を設けなければな
らず、端子数が増加してしまうという問題があった。
この発明は上述した事情に鑑みてなされたもので、内部
制御信号の数と同数の試験用端子を増設することなく、
内部制御信号の出カバターンが正しいか否かを外部から
判定することができる半導体集積回路を提供することを
目的としている。
制御信号の数と同数の試験用端子を増設することなく、
内部制御信号の出カバターンが正しいか否かを外部から
判定することができる半導体集積回路を提供することを
目的としている。
［課題を解決するための手段」
この発明の半導体集積回路は、内部に少なくとも制御回
路部と、該制御回路部から出力される複数の内部制御信
号によって制御される被制御回路部とを有する半導体集
積回路において、前記各内部制御信号のうちの一つを選
択する制御線選択回路と、前記制御線選択回路から選択
出力される制御信号を外部へ出力する試験用端子とを具
備することを特徴とする。
路部と、該制御回路部から出力される複数の内部制御信
号によって制御される被制御回路部とを有する半導体集
積回路において、前記各内部制御信号のうちの一つを選
択する制御線選択回路と、前記制御線選択回路から選択
出力される制御信号を外部へ出力する試験用端子とを具
備することを特徴とする。
「作用 」
上記の構成によれば、制御回路部から出力される複数の
内部制御信号の任意の一つを選択し、これを試験用端子
を介して半導体集積回路外に出力するので、一つの試験
用端子を増設するだけで、内部制御信号の出カバターン
が正しいか否かを、外部から判定することができ、これ
により、内部制御信号を出力する制御回路部側に不良か
存在するのか、もしくは被制御回路部側に不良が存在す
るのかを判別することができると同時に、どの制御線が
不良なのかが判別でき、その後の制御回路の不良解析が
容易になる。
内部制御信号の任意の一つを選択し、これを試験用端子
を介して半導体集積回路外に出力するので、一つの試験
用端子を増設するだけで、内部制御信号の出カバターン
が正しいか否かを、外部から判定することができ、これ
により、内部制御信号を出力する制御回路部側に不良か
存在するのか、もしくは被制御回路部側に不良が存在す
るのかを判別することができると同時に、どの制御線が
不良なのかが判別でき、その後の制御回路の不良解析が
容易になる。
「実施例」
以下、図面を参照してこの発明の実施例について説明す
る。
る。
第１図はこの発明の一実施例の構成を示すブロック図で
ある。この図において、ｌＯはＣＰＵであり、コントロ
ール・バスに接続されるコントロール端子群Ｔｃと、デ
ータ・バスに接続されるデータ端子群Ｔｄと、アドレス
・バスに接続されるアドレス端子群Ｔａと、図示せぬ電
源入力端子およびクロック入力端子の他に、試験用入出
力端子Ｔｔが設けられている。また、ＣＰＵｌ０は、演
算回路（Ａ Ｌ Ｕ ；アリスマチック・アンド・ロジ
ック・ユニット）１１と、データ・バス制御回路１２と
、ＣＰＵレジスタ群１３と、アドレス制御回路１４と、
命令レジスタ１５と、命令デコーダ・ＣＰＵ制御回路１
６と、これらの間を相互に接続する内部データ・バス１
７とを主な構成要素とし、命令デコーダ・ＣＰＵ制御回
路１６から出力された内部制御信号Ｓ、−Ｓｎが、上述
した各構成要素１１〜１５へ各々供給されるようになっ
ている。
ある。この図において、ｌＯはＣＰＵであり、コントロ
ール・バスに接続されるコントロール端子群Ｔｃと、デ
ータ・バスに接続されるデータ端子群Ｔｄと、アドレス
・バスに接続されるアドレス端子群Ｔａと、図示せぬ電
源入力端子およびクロック入力端子の他に、試験用入出
力端子Ｔｔが設けられている。また、ＣＰＵｌ０は、演
算回路（Ａ Ｌ Ｕ ；アリスマチック・アンド・ロジ
ック・ユニット）１１と、データ・バス制御回路１２と
、ＣＰＵレジスタ群１３と、アドレス制御回路１４と、
命令レジスタ１５と、命令デコーダ・ＣＰＵ制御回路１
６と、これらの間を相互に接続する内部データ・バス１
７とを主な構成要素とし、命令デコーダ・ＣＰＵ制御回
路１６から出力された内部制御信号Ｓ、−Ｓｎが、上述
した各構成要素１１〜１５へ各々供給されるようになっ
ている。
符号２０は命令デコーダ・ＣＰＵ制御回路１６から出力
される内部制御信号Ｓ、〜Ｓｎのうちの一つを選択し、
出力する制御線選択回路である。この場合、内部制御信
号Ｓ１〜Ｓｎの選択は、例えば制御線選択回路２０をリ
セット状態にすることによって行なわれる。すなわち、
制御線選択回路２０をリセット状態にした後、内部制御
信号ｓ１〜Ｓｎのうちの選択したいものの番号に対応す
る数のパルスを外部から試験用入出力端子Ｔｔ介して供
給すると、供給したパルス数に対応する番号の内部制御
信号Ｓｐが選択される。例えば、内部制御信号Ｓ３を選
択する場合には、３つのパルスを供給する。これにより
、内部制御信号ｓ３か選択される。一方、選択した内部
制御信号Ｓｐを出力するには、制御線選択回路２０のリ
セット状態を解除することにより行なわれる。リセット
状態が解除されると、選択された内部制御信号ｓｐか試
験用入出力端子Ｔｔを介して外部へ出力される。
される内部制御信号Ｓ、〜Ｓｎのうちの一つを選択し、
出力する制御線選択回路である。この場合、内部制御信
号Ｓ１〜Ｓｎの選択は、例えば制御線選択回路２０をリ
セット状態にすることによって行なわれる。すなわち、
制御線選択回路２０をリセット状態にした後、内部制御
信号ｓ１〜Ｓｎのうちの選択したいものの番号に対応す
る数のパルスを外部から試験用入出力端子Ｔｔ介して供
給すると、供給したパルス数に対応する番号の内部制御
信号Ｓｐが選択される。例えば、内部制御信号Ｓ３を選
択する場合には、３つのパルスを供給する。これにより
、内部制御信号ｓ３か選択される。一方、選択した内部
制御信号Ｓｐを出力するには、制御線選択回路２０のリ
セット状態を解除することにより行なわれる。リセット
状態が解除されると、選択された内部制御信号ｓｐか試
験用入出力端子Ｔｔを介して外部へ出力される。
以上の構成において、ＣＰＵｌ０に規定の動作条件を与
えて機能試験を行う場合、予め期待される内部制御信号
パターンを求めておき、この内部制御信号パターンに応
じた数のパルスを試験用入出力端子Ｔｔを介して制御線
選択回路２０へ供給し、内部制御信号Ｓｐを選択する。
えて機能試験を行う場合、予め期待される内部制御信号
パターンを求めておき、この内部制御信号パターンに応
じた数のパルスを試験用入出力端子Ｔｔを介して制御線
選択回路２０へ供給し、内部制御信号Ｓｐを選択する。
そして、選択した内部制御信号ｓｐを試験用入出力端子
Ｔｔから取出し、この内部制御信号Ｓｐと内部制御信号
パターンとを比較することによって、内部制御信号Ｓ１
〜ｓｎの出カバターンか正しいか否かを、外部から判定
することかできる。これにより、内部制御信号Ｓ、−Ｓ
ｎを出力する命令デコーダ・ＣＰＵ制御回路１６側に不
良が存在するのか、もしくは内部制御信号Ｓ、〜Ｓｎが
供給されるその他の構成要素１１〜Ｉ５側に不良が存在
するのかを判別することができると同時に、どの制御線
が不良なのかが判別でき、その後の制御回路の不良解析
を容易に進めることができる。
Ｔｔから取出し、この内部制御信号Ｓｐと内部制御信号
パターンとを比較することによって、内部制御信号Ｓ１
〜ｓｎの出カバターンか正しいか否かを、外部から判定
することかできる。これにより、内部制御信号Ｓ、−Ｓ
ｎを出力する命令デコーダ・ＣＰＵ制御回路１６側に不
良が存在するのか、もしくは内部制御信号Ｓ、〜Ｓｎが
供給されるその他の構成要素１１〜Ｉ５側に不良が存在
するのかを判別することができると同時に、どの制御線
が不良なのかが判別でき、その後の制御回路の不良解析
を容易に進めることができる。
なお、上述した実施例においては、被試験ＬＳＩとして
ＣＰＵｌ０を例に説明したが、内部に制御回路部と、こ
の制御回路部から出力される内部制御信号によって制御
される被制御回路部とを有するＬＳＩ（例えば、マイク
ロコンピュータ・ンステムの周辺ＬＳＩ等）であれば、
勿論適用することができる。
ＣＰＵｌ０を例に説明したが、内部に制御回路部と、こ
の制御回路部から出力される内部制御信号によって制御
される被制御回路部とを有するＬＳＩ（例えば、マイク
ロコンピュータ・ンステムの周辺ＬＳＩ等）であれば、
勿論適用することができる。
「発明の効果、１
以上説明したように、この発明によれば、複数の内部制
御信号のうちの−っを選択する制御線選択回路と、この
制御線選択回路から出力される制御信号を外部へ出力す
る試験用端子とを設けたので、この一つの試験用端子に
よって、内部制御信号の出カバターンか正しいか否かを
外部から判定することができ、これにより外部から内部
動作の不良解析を容易に行うことができるという効果が
得られる。
御信号のうちの−っを選択する制御線選択回路と、この
制御線選択回路から出力される制御信号を外部へ出力す
る試験用端子とを設けたので、この一つの試験用端子に
よって、内部制御信号の出カバターンか正しいか否かを
外部から判定することができ、これにより外部から内部
動作の不良解析を容易に行うことができるという効果が
得られる。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図はＬＳＩの機能試験の概念を説明するためのブロ
ックである。 １１・・・・・・演算回路、 １２・・・・・・データ・バス制御回路、１３・・・・
・ＣＰＴＪレジスタ群、 １４・・・・・・アドレス制御回路、 １５ ・ 命令レノスタ、 （１１−１５が被制御回路部）、 １６・・・・・命令デコーダ・ＣＰＵ制御回路（制御回
路部）、 ２０・・・・制御線選択回路、 Ｔｔ・・・・・・試験用入出力端子（試験用端子）。
ックである。 １１・・・・・・演算回路、 １２・・・・・・データ・バス制御回路、１３・・・・
・ＣＰＴＪレジスタ群、 １４・・・・・・アドレス制御回路、 １５ ・ 命令レノスタ、 （１１−１５が被制御回路部）、 １６・・・・・命令デコーダ・ＣＰＵ制御回路（制御回
路部）、 ２０・・・・制御線選択回路、 Ｔｔ・・・・・・試験用入出力端子（試験用端子）。
Claims (1)
- 【特許請求の範囲】 内部に少なくとも制御回路部と、該制御回路部から出
力される複数の内部制御信号によって制御される被制御
回路部とを有する半導体集積回路において、 前記各内部制御信号のうちの一つを選択する制御線選択
回路と、 前記制御線選択回路から選択出力される制御信号を外部
へ出力する試験用端子と を具備することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109488A JPH047854A (ja) | 1990-04-25 | 1990-04-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2109488A JPH047854A (ja) | 1990-04-25 | 1990-04-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047854A true JPH047854A (ja) | 1992-01-13 |
Family
ID=14511520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2109488A Pending JPH047854A (ja) | 1990-04-25 | 1990-04-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH047854A (ja) |
-
1990
- 1990-04-25 JP JP2109488A patent/JPH047854A/ja active Pending
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