JPS6116099B2 - - Google Patents
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- Publication number
- JPS6116099B2 JPS6116099B2 JP55136274A JP13627480A JPS6116099B2 JP S6116099 B2 JPS6116099 B2 JP S6116099B2 JP 55136274 A JP55136274 A JP 55136274A JP 13627480 A JP13627480 A JP 13627480A JP S6116099 B2 JPS6116099 B2 JP S6116099B2
- Authority
- JP
- Japan
- Prior art keywords
- rom
- test
- data
- memory
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 claims 1
- 238000012360 testing method Methods 0.000 description 30
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
本発明は集積回路に関し、特にプログラムメモ
リを１チツプ内に有するマイクロコンピユータ
（以下シングルチツプマイクロコンピユータと呼
ぶ）のプログラムメモリのメモリ内要（データ）
をテストする回路に関するものである。
リを１チツプ内に有するマイクロコンピユータ
（以下シングルチツプマイクロコンピユータと呼
ぶ）のプログラムメモリのメモリ内要（データ）
をテストする回路に関するものである。
近年シングルチツプマイクロコンピユータが多
方面に利用されている。これらシングルチツプマ
イクロコンピユータはプログラムメモリがリード
オンリメモリ（以下ROMと略す）で構成されて
おり、１チツプ内にROMが内蔵されているがゆ
えに、その製造に基因する不良を除去する為の試
験は非常に困難である。しかし、ROMは集積密
度が高くROM部分の試験の可否、方式はその品
質に重大な影響を及ぼす。このROM部の試験方
法で100％試験する為に、試験装置からROMに順
次アドレス信号等を与えてやる事により、その出
力信号（ROMコードと云う）を試験装置内のメ
モリに畜わえられている比較標準信号（テストパ
ターンと云う）と比較して順次与えるアドレス信
号で得られる出力信号に１回でも不一致部分が有
れば不良とし、全アドレスに於て一致していれば
良と判定をするのが一般的方法である。しかる
に、この方法ではROMのアドレスの大きさが増
大すると、試験装置のメモリもそれに比例して大
きくしてやらねばならない。又マイクロコンピユ
ータのテスト時間もROMの大きさに比例して増
大し、その製造コストを押し上げる要因となる。
一方、最近集積回路の設計製造技術が進歩し同一
チツプ内にかなり大容量のROMを内蔵する事が
可能となつてきた。従つてこれに伴い、試験装置
のメモリを増大させ、長いテスト時間を必要とす
る欠点が出て来た。
方面に利用されている。これらシングルチツプマ
イクロコンピユータはプログラムメモリがリード
オンリメモリ（以下ROMと略す）で構成されて
おり、１チツプ内にROMが内蔵されているがゆ
えに、その製造に基因する不良を除去する為の試
験は非常に困難である。しかし、ROMは集積密
度が高くROM部分の試験の可否、方式はその品
質に重大な影響を及ぼす。このROM部の試験方
法で100％試験する為に、試験装置からROMに順
次アドレス信号等を与えてやる事により、その出
力信号（ROMコードと云う）を試験装置内のメ
モリに畜わえられている比較標準信号（テストパ
ターンと云う）と比較して順次与えるアドレス信
号で得られる出力信号に１回でも不一致部分が有
れば不良とし、全アドレスに於て一致していれば
良と判定をするのが一般的方法である。しかる
に、この方法ではROMのアドレスの大きさが増
大すると、試験装置のメモリもそれに比例して大
きくしてやらねばならない。又マイクロコンピユ
ータのテスト時間もROMの大きさに比例して増
大し、その製造コストを押し上げる要因となる。
一方、最近集積回路の設計製造技術が進歩し同一
チツプ内にかなり大容量のROMを内蔵する事が
可能となつてきた。従つてこれに伴い、試験装置
のメモリを増大させ、長いテスト時間を必要とす
る欠点が出て来た。
本発明は、この点に鑑み改良された集積回路を
提供するものである。
提供するものである。
本発明は、シングルチツプマイクロコンピユー
タに、１サイクルタイム内にROMアドレスを複
数回発生させる手段と、そのアドレスに対応して
互いに異なつたクロツクでラツチし出力する手段
を設けて、複数アドレスのROMコードを同時に
テストすることを可能にする回路を提供するもの
である。
タに、１サイクルタイム内にROMアドレスを複
数回発生させる手段と、そのアドレスに対応して
互いに異なつたクロツクでラツチし出力する手段
を設けて、複数アドレスのROMコードを同時に
テストすることを可能にする回路を提供するもの
である。
以下図面を用いて説明する。
第１図は従来のマイクロコンピユータのROM
データ試験方法を示すブロツク図の一例である。
ROMは、プログラムメモリ、Ｉはインクリメン
タ、φCはサイクルタイム毎のクロツク、ＰA，Ｐ
Bは夫々ラツチ付ポート、φA，φBは夫々のポー
トに対するランチクロツクである。又、ＰAは
ROMのコードをテストする為の出力としても使
用されるポートである。TESTはROMのコード
をテストする為のテスト信号である。今、一サイ
クルタイム毎に印加されるφCにより、インクリ
メンタＩを通してアドレスを更新するROMは、
そのデータをバスラインBUSに順次出力する。
次にポートＰAに順次バスライン上にデータをラ
ツチし、出力することで、ROMの１番地毎のデ
ータを１サイクルタイマ毎に試験装置（図示して
いない）のメモリの内容と比較してテストしてい
た。従つて試験装置のメモリは、ROMのアドレ
ス分の容量を必要とし、テスト時間はROMの容
量に従つて増加するという欠点があつた。
データ試験方法を示すブロツク図の一例である。
ROMは、プログラムメモリ、Ｉはインクリメン
タ、φCはサイクルタイム毎のクロツク、ＰA，Ｐ
Bは夫々ラツチ付ポート、φA，φBは夫々のポー
トに対するランチクロツクである。又、ＰAは
ROMのコードをテストする為の出力としても使
用されるポートである。TESTはROMのコード
をテストする為のテスト信号である。今、一サイ
クルタイム毎に印加されるφCにより、インクリ
メンタＩを通してアドレスを更新するROMは、
そのデータをバスラインBUSに順次出力する。
次にポートＰAに順次バスライン上にデータをラ
ツチし、出力することで、ROMの１番地毎のデ
ータを１サイクルタイマ毎に試験装置（図示して
いない）のメモリの内容と比較してテストしてい
た。従つて試験装置のメモリは、ROMのアドレ
ス分の容量を必要とし、テスト時間はROMの容
量に従つて増加するという欠点があつた。
次に第２図、第３図により本発明について説明
する。
する。
第２図に於て、今、マイクロコンピユータが実
動作している時、テスト信号TESTは低レベルで
ある。従つてゲートＧCの出力には１マシンサイ
クルに１回φCが出力され、インクリメンタＩで
ROMのアドレスは順次ROMに与えられ、内部バ
スラインBUSにROMデータが出力される。この
時このROMデータが出力ラツチＰAにとつて必要
で、ラツチされるべき値であれば、命令によつて
ラツチ読込クロツクφAがＧAを通してポートＰA
に与えられ、内部バスラインBUS上のデータが
ポートＰAにラツチされる。一方ROMを試験する
場合、第３図に示すようにテスト信号、TESTは
高レベルとなり、ゲートＧCにより、インクリメ
ンタＩに印加されるクロツクは、φCからその倍
のクロツクであるＴCに変わる。従つて１サイク
ル内に２つのクロツク（第３図のC1、C2で示
す）により、バスラインBUSに２アドレス分の
ROMデータ（図２のDATA−１、DATA−２で
示す）が出力される。一方、ポートＰAには、ク
ロツクＴAがゲートＧAを通して印加されるので、
DATA１が出力される。又はポートＰBには、ク
ロツクＴBがゲートＧBを通して印加されるので、
DATA２が出力される。これらのデータを第３
図のSBで示す。サンプリングクロツクのタイミ
ングに、試験装置（図示していない）のメモリと
の間で一致検出する事で、従来の半分の試験時間
及び、試験装置にとつては半分のメモリ容量でマ
イクロコンピユータのテストを終了出来る事にな
る。本例では、ＴCをφCの２倍に設定したが、ｎ
倍にして、ポートの数をｎ倍にする事で試験時間
を１／ｎ、試験装置のメモリ容量を１／ｎに出来
る事は明白である。
動作している時、テスト信号TESTは低レベルで
ある。従つてゲートＧCの出力には１マシンサイ
クルに１回φCが出力され、インクリメンタＩで
ROMのアドレスは順次ROMに与えられ、内部バ
スラインBUSにROMデータが出力される。この
時このROMデータが出力ラツチＰAにとつて必要
で、ラツチされるべき値であれば、命令によつて
ラツチ読込クロツクφAがＧAを通してポートＰA
に与えられ、内部バスラインBUS上のデータが
ポートＰAにラツチされる。一方ROMを試験する
場合、第３図に示すようにテスト信号、TESTは
高レベルとなり、ゲートＧCにより、インクリメ
ンタＩに印加されるクロツクは、φCからその倍
のクロツクであるＴCに変わる。従つて１サイク
ル内に２つのクロツク（第３図のC1、C2で示
す）により、バスラインBUSに２アドレス分の
ROMデータ（図２のDATA−１、DATA−２で
示す）が出力される。一方、ポートＰAには、ク
ロツクＴAがゲートＧAを通して印加されるので、
DATA１が出力される。又はポートＰBには、ク
ロツクＴBがゲートＧBを通して印加されるので、
DATA２が出力される。これらのデータを第３
図のSBで示す。サンプリングクロツクのタイミ
ングに、試験装置（図示していない）のメモリと
の間で一致検出する事で、従来の半分の試験時間
及び、試験装置にとつては半分のメモリ容量でマ
イクロコンピユータのテストを終了出来る事にな
る。本例では、ＴCをφCの２倍に設定したが、ｎ
倍にして、ポートの数をｎ倍にする事で試験時間
を１／ｎ、試験装置のメモリ容量を１／ｎに出来
る事は明白である。
第１図は、従来の方法を示すブロツク図、第２
図は、本発明の実施例を示すブロツク図、第３図
は、第２図に対する各部の波形図である。Ｔはタ
ミング発生部。ＳBusはBUS上のデータの変化波
形。
図は、本発明の実施例を示すブロツク図、第３図
は、第２図に対する各部の波形図である。Ｔはタ
ミング発生部。ＳBusはBUS上のデータの変化波
形。
Claims (1)
- １ プログラムメモリと、演算制御に必要な回路
とを同一半導体基板上に備えたマイクロコンピユ
ータが、通常動作時に於る１サイクルタイム内に
前記プログラムメモリのアドレスを複数回発生す
る手段と、これら複数のアドレスによつて読み出
された複数の内容を互いに異なつたクロツクでラ
ツチし、前記１サイクルタイムにて複数の内容を
出力する手段とを備えた事を特徴とする集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55136274A JPS5760447A (en) | 1980-09-30 | 1980-09-30 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55136274A JPS5760447A (en) | 1980-09-30 | 1980-09-30 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5760447A JPS5760447A (en) | 1982-04-12 |
| JPS6116099B2 true JPS6116099B2 (ja) | 1986-04-28 |
Family
ID=15171355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55136274A Granted JPS5760447A (en) | 1980-09-30 | 1980-09-30 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5760447A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644241B2 (ja) * | 1985-12-23 | 1994-06-08 | 日本電気株式会社 | シングルチツプマイクロコンピユ−タ |
-
1980
- 1980-09-30 JP JP55136274A patent/JPS5760447A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5760447A (en) | 1982-04-12 |
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