JPH07134668A

JPH07134668A - 異常検出回路

Info

Publication number: JPH07134668A
Application number: JP5282751A
Authority: JP
Inventors: Kanichi Kitagawa; 寛一北川; Mariko Kayahaya; 万里子茅早
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-11-11
Filing date: 1993-11-11
Publication date: 1995-05-23

Abstract

(57)【要約】【目的】タイマの一定時間内に複数の機能について異
常検出可能にする。【構成】クロックをカウントソースとするタイマ回路
１と、該タイマ回路１のオーバーフロー信号をラッチす
る複数のウオッチドッグフラグ４ａ〜４ｎと、該ウオッ
チドッグフラグ４ａ〜４ｎの１つから出力された信号を
上記タイマ回路１のオーバーフロー信号に同期して出力
する同期ラッチ回路６と、該同期ラッチ回路６の出力可
否の制御を行うタイマ制御レジスタ５とを設け、アンド
回路７に、上記同期ラッチ回路６の出力とタイマ制御レ
ジスタ５の出力との論理積によって、システム全体のリ
セットを行わせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、システムの暴走など
の異常を検出する異常検出回路に関するものである。

【０００２】

【従来の技術】図３１は例えば三菱４ビットマイクロコ
ンピュータ，ＭＥＬＰＳ４５００シリーズ，Ｍ３４５５
０ＭＸのユーザーズマニュアル，Ｐ３１に示された従来
の異常検出回路を示すブロック図であり、図において、
１はクロック発生回路が出力するクロック，外部からの
クロックあるいは他のタイマ回路によって分周したクロ
ック（以下、クロックＡと称す）をカウントソースとす
るタイマ回路である。

【０００３】また、２ａ，２ｂはタイマ回路１へデータ
のリード／ライトを行うレジスタ、３はタイマ回路１が
オーバーフローした時にデータのリロードを行うリロー
ドレジスタ、４はタイマ回路１のオーバーフロー信号を
保持するウオッチドッグフラグである。

【０００４】さらに、５は異常検出回路の使用の可否を
制御する（異常検出制御の可否を決定する）タイマ制御
レジスタ、６はウオッチドッグフラグ４から出力される
信号を、タイマ回路１のオーバーフロー信号に同期して
出力する同期ラッチ回路、７はタイマ制御レジスタ５と
同期ラッチ回路６の出力の論理積をとるアンド回路、８
はウオッチドッグフラグ４のクリア信号である。

【０００５】次に動作について説明する。例として、タ
イマ回路１は８ビットで構成されたタイマ回路で、クロ
ックＡに同期してカウントダウンを行うものとする。ま
た、タイマ回路１は、８ビットで構成されたリロードレ
ジスタ３を備え、タイマ回路１の初期値を保持するもの
とする。

【０００６】まず、タイマ回路１およびリロードレジス
タ３は、それぞれデータ値が“ＦＦ”になっているもの
とし、タイマ回路１はクロックＡに同期してカウントダ
ウンを行い、タイマ回路１が“００”になった時、タイ
マ回路１からウオッチドッグフラグ４にオーバーフロー
信号が出力され、ウオッチドッグフラグ４には“１”が
セットされる。

【０００７】また、オーバーフロー信号が出力される
と、リロードレジスタ３からタイマ回路１へデータ“Ｆ
Ｆ”がリロードされる。

【０００８】次に、ウオッチドッグフラグ４がセットさ
れた状態（ウオッチドッグフラグ＝“１”）で再びタイ
マ回路１がオーバーフローすると、ウオッチドッグフラ
グ４から同期ラッチ回路６に“１”が出力され、タイマ
制御レジスタ５が“１”の時（異常検出回路使用状態の
時）、アンド回路７から“１”が出力され、マイクロコ
ンピュータを強制的にシステムリセット（パワーＯＮリ
セット）状態にする。

【０００９】このように、異常検出回路を使用する場合
は、タイマ回路１が１度オーバーフローした後、再びオ
ーバーフローする前に、ウオッチドッグフラグをクリア
（ウオッチドッグフラグ＝“０”）にする命令をプログ
ラム中にいれていた。

【００１０】

【発明が解決しようとする課題】従来の異常検出回路は
以上のように構成されているので、システム中にウオッ
チドッグフラグ４を１つしか備えていないため、暴走な
どによる異常が発生し、ウオッチドッグフラグ４のクリ
ア命令がある部分でプログラムがループした場合、シス
テムの異常を発生したかを断定できないなどの問題点が
あった。

【００１１】請求項１の発明は上記のような問題点を解
消するためになされたもので、タイマ回路に複数のウオ
ッチドッグフラグを備えることで、タイマ回路の一定時
間内に機能ブロック，フラグ，命令等の複数の機能につ
いて異常検出を行うことができる異常検出回路を得るこ
とを目的とする。

【００１２】請求項２の発明は１本のタイマ回路で一定
時間内に複数の機能について高精度に異常検出を行うこ
とができる異常検出回路を得ることを目的とする。

【００１３】請求項３の発明は異常検出時にどの機能に
よる異常かを外部で判断することができる異常検出回路
を得ることを目的とする。

【００１４】請求項４の発明は１本のタイマ回路で一定
時間内に複数の機能（各機能ブロック，フラグ，命令
等）について高精度に異常検出を行うことができるだけ
でなく、異常検出時にどの機能による異常かを外部で判
断することができる異常検出回路を得ることを目的とす
る。

【００１５】請求項５の発明はプログラムのメインルー
チンだけでなく、サブルーチンにおいての異常検出を行
うことで、精度の高い異常検出を行うことができる異常
検出回路を得ることを目的とする。

【００１６】請求項６の発明はシステムに合った機能の
異常検出手段を選択できる異常検出回路を得ることを目
的とする。

【００１７】請求項７の発明はウオッチドッグフラグの
各クリア信号をフラグ制御回路により制御するものにお
いて、異常検出時にどの機能による異常かを外部で判断
することができる異常検出回路を得ることを目的とす
る。

【００１８】請求項８の発明は複数の機能について異常
検出を行うことができるだけでなく、異常検出時にどの
機能による異常かを外部で判断することができる異常検
出回路を得ることを目的とする。

【００１９】請求項９の発明はシステムが小さくフラグ
を多く備えられない場合でも、システムに合った複数の
機能の異常検出ができ、異常検出時にシステム全体のリ
セットを行うことができる異常検出回路を得ることを目
的とする。

【００２０】請求項１０の発明はシステムが小さくフラ
グを多く備えられない場合でも、システムに合った複数
の機能の異常検出が可能になるだけでなく、システムに
合った機能の異常検出手段を選択できる異常検出回路を
得ることを目的とする。

【００２１】請求項１１の発明はシステムに合った機能
の異常検出手段が選択できるほか、異常検出時にどの機
能による異常かを外部で判断することができる異常検出
回路を得ることを目的とする。

【００２２】請求項１２の発明はシステムが小さくフラ
グを多く備えられない場合でも、システムに合った複数
の機能の異常検出が可能になるだけでなく、また、異常
検出時にどの機能による異常かを外部で判断することが
できる異常検出回路を得ることを目的とする。

【００２３】請求項１３の発明は異常となった機能のみ
リセットをかけることができ、メインルーチンに影響を
与えずに精度の高い異常検出を行うことができる異常検
出回路を得ることを目的とする。

【００２４】請求項１４の発明は１本のタイマ回路で一
定時間内に機能別に異常検出を行うことができ、異常と
なった機能のみリセットをかけることができる異常検出
回路を得ることを目的とする。

【００２５】請求項１５の発明はシステムが小さくフラ
グを多く備えられない場合でも、複数の機能の異常検出
が選択でき、異常となった機能のみ機能別にリセットを
かけることができる異常検出回路を得ることを目的とす
る。

【００２６】請求項１６の発明はシステムの大きさに合
わせて各機能別にリセットが行えるとともに、システム
が小さくフラグを多く備えられない場合でも、複数の機
能の異常検出が選択できる異常検出回路を得ることを目
的とする。

【００２７】請求項１７の発明は１本のタイマ回路で一
定時間内に機能別に異常検出を行うことができ、メイン
ルーチンだけでなくサブルーチンにおいての異常を検出
することもできる異常検出回路を得ることを目的とす
る。

【００２８】請求項１８の発明は機能別の異常検出だけ
でなく、システム全体のリセットを行うことができ、多
重な異常検出ができる異常検出回路を得ることを目的と
する。

【００２９】請求項１９の発明は１本のタイマで一定時
間内に複数の機能別に異常検出ができるとともに、シス
テムの大きさに合わせて機能別にリセットがかけられる
だけでなく、システム全体のリセットを行うことができ
る異常検出回路を得ることを目的とする。

【００３０】請求項２０の発明は異常となった機能のみ
リセットをかけることができるためメインルーチンだけ
でなくサブルーチンにおいての異常を検出できる異常検
出回路を得ることを目的とする。

【００３１】請求項２１の発明は１本のタイマで一定時
間内に複数の機能別に異常検出ができるほか、システム
が小さくフラグを多く備えられない場合でも、複数の機
能の異常検出が選択でき、異常となった機能のみリセッ
トがかけられるだけでなく、システム全体のリセットを
行うことができる異常検出回路を得ることを目的とす
る。

【００３２】請求項２２の発明は機能別に異常検出がで
き、異常となった機能のみリセットをかけることがで
き、システムが小さくフラグを多く備えられない場合で
も、複数の機能の異常検出が選択できるほか、システム
の大きさに合わせて異常となった機能のみリセットがか
けられる異常検出回路を得ることを目的とする。

【００３３】

【課題を解決するための手段】請求項１の発明に係る異
常検出回路は、クロックをカウントソースとするタイマ
回路と、該タイマ回路のオーバーフロー信号をラッチす
る複数のウオッチドッグフラグと、該ウオッチドッグフ
ラグの１つから出力された信号を上記タイマ回路のオー
バーフロー信号に同期して出力する同期ラッチ回路と、
該同期ラッチ回路の出力可否の制御を行うタイマ制御レ
ジスタとを設け、アンド回路に、上記同期ラッチ回路の
出力とタイマ制御レジスタの出力との論理積によって、
システム全体のリセットを行わせるようにしたものであ
る。

【００３４】請求項２の発明に係る異常検出回路は、各
ウオッチドッグフラグに、該各ウオッチドッグフラグの
出力を選択して同期ラッチ回路へ入力する選択回路を付
加したものである。

【００３５】請求項３の発明に係る異常検出回路は、各
ウオッチドッグフラグに、異常検出時にどの機能による
異常かを外部で判断可能にする出力バッファを付加した
ものである。

【００３６】請求項４の発明に係る異常検出回路は、各
ウオッチドッグフラグに、該各ウオッチドッグフラグの
出力を選択して同期ラッチ回路へ入力する選択回路と、
異常検出時にどの機能による異常かを外部で判断可能に
する出力バッファとを付加したものである。

【００３７】請求項５の発明に係る異常検出回路は、ク
ロックをカウントソースとするタイマ回路と、該タイマ
回路のオーバーフロー信号をラッチする複数のウオッチ
ドッグフラグと、該ウオッチドッグフラグの各クリア信
号を制御するフラグ制御回路と、１つのウオッチドッグ
フラグから出力された信号をタイマ回路のオーバーフロ
ー信号に同期して出力する同期ラッチ回路と、該同期ラ
ッチ回路の出力可否の制御を行うタイマ制御レジスタと
を設け、アンド回路に、上記ラッチ回路の出力とタイマ
制御レジスタの出力との論理積によって、システム全体
のリセットを行わせるようにしたものである。

【００３８】請求項６の発明に係る異常検出回路は、各
ウオッチドッグフラグの各クリア信号をフラグ制御回路
により制御するものにおいて、上記各ウオッチドッグフ
ラグに、該各ウオッチドッグフラグの出力を選択して同
期ラッチ回路へ入力する選択回路を付加したものであ
る。

【００３９】請求項７の発明に係る異常検出回路は、各
ウオッチドッグフラグの各クリア信号をフラグ制御回路
により制御するものにおいて、上記各ウオッチドッグフ
ラグに、異常検出時にどの機能による異常かを外部で判
断可能にする出力バッファを付加したものである。

【００４０】請求項８の発明に係る異常検出回路は、各
ウオッチドッグフラグの各クリア信号をフラグ制御回路
により制御するものにおいて、上記各ウオッチドッグフ
ラグに、該ウオッチドッグフラグの出力を選択して同期
ラッチ回路へ入力する選択回路と、異常検出時にどの機
能による異常かを外部で判断できるようにする出力バッ
ファとを付加したものである。

【００４１】請求項９の発明に係る異常検出回路は、ク
ロックをカウントソースとするタイマ回路と、該タイマ
回路のオーバーフロー信号をラッチする複数のウオッチ
ドッグフラグと、該各ウオッチドッグフラグのクリア信
号を選択するクリア信号選択回路と、１つのウオッチド
ッグフラグから出力された信号をタイマ回路のオーバー
フロー信号に同期して出力する同期ラッチ回路と、上記
ウオッチドッグタイマの使用可否の制御を行うタイマ制
御レジスタとを設け、アンド回路に、上記同期ラッチ回
路の出力とタイマ制御レジスタとの論理積によって、シ
ステム全体のリセットを行わせるようにしたものであ
る。

【００４２】請求項１０の発明に係る異常検出回路は、
各ウオッチドッグフラグのクリア信号をクリア信号選択
回路により選択するものにおいて、上記各ウオッチドッ
グフラグに、該各ウオッチドッグフラグの出力を選択し
て同期ラッチ回路へ入力する選択回路を付加したもので
ある。

【００４３】請求項１１の発明に係る異常検出回路は、
各ウオッチドッグフラグのクリア信号をクリア信号選択
回路により選択するものにおいて、上記各ウオッチドッ
グフラグに、異常検出時のどの機能による異常かを外部
で判断可能にする出力バッファを付加したものである。

【００４４】請求項１２の発明に係る異常検出回路は、
各ウオッチドッグフラグのクリア信号をクリア信号選択
回路により選択するものにおいて、上記各ウオッチドッ
グフラグに、該各ウオッチドッグフラグの出力を選択し
て同期ラッチ回路へ入力する選択回路と、異常検出時に
どの機能による異常かを外部で判断可能にする出力バッ
ファとを付加したものである。

【００４５】請求項１３の発明に係る異常検出回路は、
クロックをカウントソースとするタイマ回路と、該タイ
マ回路のオーバーフロー信号をラッチする複数のウオッ
チドッグフラグと、該ウオッチドッグフラグの各一から
出力された信号をタイマ回路のオーバーフロー信号に同
期して出力する各一の同期ラッチ回路と、上記各ウオッ
チドッグタイマの使用可否の制御を行う各一のタイマ制
御レジスタと、上記各同期ラッチ回路の出力と各タイマ
制御レジスタの出力との論理積をとる各一のアンド回路
とを設け、上記各アンド回路の出力を受けた機能別リセ
ット回路に、上記タイマ回路の一定時間内に複数の機能
別に異常検出を行わせ、異常となった機能のみリセット
をかけさせるようにしたものである。

【００４６】請求項１４の発明に係る異常検出回路は、
各ウオッチドッグフラグに、該各ウオッチドッグフラグ
および各機能別リセット回路の組み合わせ回路を付加し
たものである。

【００４７】請求項１５の発明に係る異常検出回路は、
各ウオッチドッグフラグに、該各ウオッチドッグフラグ
のクリア信号を選択するクリア信号選択回路を付加した
もの項ある。

【００４８】請求項１６の発明に係る異常検出回路は、
各ウオッチドッグフラグに、該各ウオッチドッグフラグ
のクリア信号を選択するクリア信号選択回路と、上記各
ウオッチドッグフラグおよび各機能別リセット回路の組
み合わせ回路とを付加したものである。

【００４９】請求項１７の発明に係る異常検出回路は、
各ウオッチドッグフラグに、該各ウオッチドッグフラグ
の各クリア信号を制御するフラグ制御回路と、上記各ウ
オッチドッグフラグおよび各機能別リセット回路の組み
合わせ回路とを付加したものである。

【００５０】請求項１８の発明に係る異常検出回路は、
各機能別リセット回路に、システム全体のリセットを行
うリセット出力選択回路を付加したものである。

【００５１】請求項１９の発明に係る異常検出回路は、
各ウオッチドッグフラグに、該各ウオッチドッグフラグ
および各機能別リセット回路の組み合わせ回路を付加
し、各機能別リセット回路に、システム全体のリセット
を行うリセット出力選択回路を付加したものである。

【００５２】請求項２０の発明に係る異常検出回路は、
各ウオッチドッグフラグに、該各ウオッチドッグフラグ
の各クリア信号を制御するフラグ制御回路と、上記各ウ
オッチドッグフラグおよび各機能別リセット回路の組み
合わせ回路とを付加し、各機能別リセット回路に、シス
テム全体のリセットを行うリセット出力選択回路を付加
したものである。

【００５３】請求項２１の発明に係る異常検出回路は、
各ウオッチドッグフラグに、該各ウオッチドッグフラグ
のクリア信号を選択するクリア信号選択回路を付加し、
各機能別リセット回路に、システム全体のリセットを行
うリセット出力選択回路を付加したものである。

【００５４】請求項２２の発明に係る異常検出回路は、
各ウオッチドッグフラグに、該各ウオッチドッグフラグ
のクリア信号を選択するクリア信号選択回路と、上記各
ウオッチドッグフラグおよび各機能別リセット回路の組
み合わせ回路とを付加し、上記各機能別リセット回路に
システム全体のリセットを行うリセット出力選択回路を
付加したものである。

【００５５】

【作用】請求項１の発明における異常検出回路は、クロ
ックをカウントソースとするタイマ回路と、このタイマ
回路のオーバーフロー信号をラッチする複数のウオッチ
ドッグフラグを備えることによって、１本のタイマ回路
で、一定時間内に複数の機能、例えば各機能ブロック，
フラグ，命令等の異常検出を可能にし、異常検出時に、
システム全体のリセットを行えるようにする。

【００５６】請求項２の発明における異常検出回路は、
各ウオッチドッグフラグの後段に選択回路を付加するこ
とによって、１本のタイマ回路で、一定時間内に複数の
機能の異常検出を可能にするだけでなく、システムに合
った機能の異常検出手段を選択可能にし、異常検出時に
システム全体のリセットを行えるようにする。

【００５７】請求項３の発明における異常検出回路は、
各ウオッチドッグフラグに対して出力バッファを付加す
ることによって、１本のタイマ回路で、一定時間内に複
数の機能の異常検出を可能にするだけでなく、異常検出
時にどの機能による異常かを外部で判断可能にする。

【００５８】請求項４の発明における異常検出回路は、
各ウオッチドッグフラグの後段に選択回路と各ウオッチ
ドッグフラグに対して出力バッファを付加することによ
って、１本のタイマ回路で、一定時間内に複数の機能の
異常検出を可能にするだけでなく、システムに合った機
能の異常検出手段を選択可能にし、異常検出時にシステ
ム全体のリセットを行えるようにする。また、異常検出
時にどの機能による異常かを外部で判断可能にする。

【００５９】請求項５の発明における異常検出回路は、
フラグ制御回路によって組み合わされたクリア信号を交
互に実行することによって、プログラムのメインルーチ
ンだけでなく、サブルーチンにおいての異常検出を可能
にし、異常検出時にシステム全体のリセットを行えるよ
うにする。

【００６０】請求項６の発明における異常検出回路は、
各ウオッチドッグフラグの後段に選択回路を付加するこ
とによって、フラグ制御回路によって組み合わされたク
リア信号を交互に実行することによって、プログラムの
メインルーチンだけでなく、サブルーチンにおいての異
常検出を可能にするだけでなく、システムに合った機能
の異常検出手段を選択可能にし、異常検出時にシステム
全体のリセットを行えるようにする。

【００６１】請求項７の発明における異常検出回路は、
各ウオッチドッグフラグに対して出力バッファを付加す
ることによって、フラグ制御回路によって組み合わされ
たクリア信号を交互に実行することにより、プログラム
のメインルーチンだけでなく、サブルーチンにおいての
異常検出を可能にし、異常検出時にシステム全体のリセ
ットを行えるようにする。また、異常検出時にどの機能
による異常かを外部で判断可能にする。

【００６２】請求項８の発明における異常検出回路は、
各ウオッチドッグフラグに対して出力バッファおよび選
択回路を付加し、フラグ制御回路によって組み合わされ
たクリア信号を交互に実行することによって、プログラ
ムのメインルーチンだけでなく、サブルーチンにおいて
の異常検出を可能にし、システムに合った機能の異常検
出手段を選択可能にし、異常検出時にシステム全体のリ
セットを行えるようにする。また、異常検出時にどの機
能による異常かを外部で判断可能にする。

【００６３】請求項９の発明における異常検出回路は、
システムが小さくフラグを多く備えられない場合でも、
システムに合った複数の機能の異常検出を可能にし、異
常検出時にシステム全体のリセットを行えるようにす
る。

【００６４】請求項１０の発明における異常検出回路
は、各ウオッチドッグフラグの後段に選択回路を付加す
ることによって、システムが小さくフラグを多く備えら
れない場合でも、システムに合った複数の機能の異常検
出を可能にし、システムに合った機能の異常検出手段を
選択可能にし、異常検出時にシステム全体のリセットを
行えるようにする。

【００６５】請求項１１の発明における異常検出回路
は、各ウオッチドッグフラグに対して出力バッファを付
加することによって、システムが小さくフラグを多く備
えられない場合でも、システムに合った複数の機能の異
常検出を可能にし、システムに合った機能の異常検出手
段を選択可能にし、かつシステムに合った機能の異常検
出時にシステム全体のリセットを行えるようにする。ま
た、異常検出時にどの機能による異常かを外部で判断で
きるようにする。

【００６６】請求項１２の発明における異常検出回路
は、各ウオッチドッグフラグに対して出力バッファを付
加し、各ウオッチドッグフラグの後段に選択回路を付加
することによって、システムが小さくフラグを多く備え
られない場合でも、システムに合った複数の機能の異常
検出を可能にするだけでなく、システムに合った機能の
異常検出手段を選択可能にし、異常検出時にシステム全
体のリセットを行えるようにする。また、異常検出時に
どの機能による異常かを外部で判断可能にする。

【００６７】請求項１３の発明における異常検出回路
は、クロックをカウントソースとするタイマ回路とこの
タイマ回路のオーバーフロー信号をラッチするウオッチ
ドッグフラグを複数備えることによって、１本のタイマ
回路で、一定時間内に複数の機能別に異常検出を行える
ようにし、異常となった機能のみリセットをかけること
で、メインルーチンに影響を与えないようにする。

【００６８】請求項１４の発明における異常検出回路
は、各ウオッチドッグフラグと各機能別リセットの大き
さに合わせて各機能別にリセットをかけられるようにす
る。

【００６９】請求項１５の発明における異常検出回路
は、各ウオッチドッグフラグのクリア信号を選択する選
択回路を付加することによって、システムが小さくフラ
グを多く備えられない場合でも、複数の機能の異常検出
を選択可能にし、異常となった機能のみ機能別にリセッ
トをかけられるようにする。

【００７０】請求項１６の発明における異常検出回路
は、各ウオッチドッグフラグと各機能別リセット回路と
の組み合わせ回路を付加することによって、システムが
小さくフラグを多く備えられない場合でも、複数の機能
の異常検出を選択可能にし、システムの大きさに合わせ
て異常となった機能のみ機能別にリセットをかけるよう
にする。

【００７１】請求項１７の発明における異常検出回路
は、各ウオッチドッグフラグの各クリア信号を制御する
フラグ制御回路と各ウオッチドッグフラグと各機能別リ
セット回路との組み合わせ回路を付加することによっ
て、メインルーチンだけでなくサブルーチンにおいての
異常検出を可能にし、システムの大きさに合わせて機能
別にリセットをかけられるようにする。

【００７２】請求項１８の発明における異常検出回路
は、各機能別リセット回路からシステム全体のリセット
を行う選択回路を付加することにより、１本のタイマ回
路で一定時間内に複数の機能別に異常検出を可能にし、
異常となった機能のみリセットをかけるようにして、メ
インルーチンに影響を与えないようにする。

【００７３】また、各機能別リセット回路からシステム
全体のリセットを行う選択回路を備えることにより、機
能別の異常検出だけでなく、システム全体のリセットを
行えるようにし、多重な異常検出を行わせて検出精度を
向上させるようにする。

【００７４】請求項１９の発明における異常検出回路
は、各ウオッチドッグフラグおよび各機能別リセット回
路の組み合わせ回路と、各機能別リセット回路からシス
テム全体のリセットを行う選択回路とを備えることによ
り、１本のタイマ回路で一定時間内に複数の機能別に異
常検出を行えるようにし、異常となった機能のみリセッ
トをかけることにより、メインルーチンに影響を与えな
いようにする。

【００７５】また、各機能別リセット回路からシステム
全体のリセットを行う選択回路を備えることにより、シ
ステムの大きさに合わせて機能別にリセットがかけられ
るようにし、さらに、システム全体のリセットを行うこ
とで、多重な異常検出を行って検出精度を向上可能にす
る。

【００７６】請求項２０の発明における異常検出回路
は、各ウオッチドッグフラグの各クリア信号を制御する
フラグ制御回路と、各ウオッチドッグフラグおよび各機
能別リセット回路の組み合わせ回路とを付加することに
よって、メインルーチンだけでなくサブルーチンにおい
ての異常検出も可能にし、システムの大きさに合わせて
機能別にリセットをかけられるようにする。また、各機
能別リセット回路からシステム全体のリセットを行う選
択回路を備えることにより、機能別の異常検出だけでな
く、システム全体のリセットを行えるようにし、これに
より、多重な異常検出を可能にし検出精度の向上を図れ
るようにする。

【００７７】請求項２１の発明における異常検出回路
は、各ウオッチドッグフラグのクリア信号を選択するク
リア信号選択回路と、各機能別リセット回路からシステ
ム全体のリセットを行う選択回路とを備えることによっ
て、システムが小さくフラグを多く備えられない場合で
も、複数の機能の異常検出を選択可能にし、異常となっ
た機能のみリセットがかけられるだけでなく、システム
全体のリセットを行うことができるため、多重な異常検
出を可能にし、検出精度の向上を図れるようにする。

【００７８】請求項２２の発明における異常検出回路
は、各ウオッチドッグフラグのクリア信号を選択するク
リア信号選択回路と、各ウオッチドッグフラグおよび各
機能別リセット回路の組み合わせ回路と、各機能別リセ
ット回路からシステム全体のリセットを行う選択回路と
を備えることによって、システムが小さくフラグを多く
備えられない場合でも、複数の機能の異常検出を選択で
きるようにし、またシステムの大きさに合わせて異常と
なった機能のみリセットがかけられるだけでなく、シス
テム全体のリセットを行うことができるため、多重な異
常検出を可能にし、検出精度の向上を図れるようにす
る。

【００７９】

【実施例】

実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１において、１はタイマ回路、２ａ，２
ｂはデータのリード／ライトを行うレジスタ、３はリロ
ードレジスタ、４ａ〜４ｎはウオッチドッグフラグ、５
はタイマ制御レジスタ、６は同期ラッチ回路、７はタイ
マ制御レジスタ５と同期ラッチ回路６の論理積をとるア
ンド回路、８ａ〜８ｎは各ウオッチドッグフラグのクリ
ア信号である。

【００８０】次に動作について説明する。図１におい
て、タイマ回路１はクロック発生回路が出力するクロッ
ク，外部からのクロック，あるいは他のタイマによって
分周したクロックＡをカウントソースとする。

【００８１】例として、タイマ回路１は８ビットで構成
されたタイマ回路で、クロックＡに同期してカウントダ
ウンを行うものとする。また、リロードレジスタ３は８
ビットで構成されており、タイマ回路１の初期値を保持
する。また、異常検出回路の使用可否の制御を行うタイ
マ制御レジスタ５を使用可能になるよう設定しておく。

【００８２】まず、タイマ回路１およびリロードレジス
タ３は、それぞれデータ値が“ＦＦ”になっているもの
とし、タイマ回路１はクロックＡに同期してカウントダ
ウンを行い、タイマ回路１が“００”になった時、タイ
マ回路１からウオッチドッグフラグ４にオーバーフロー
信号が出力され、ウオッチドッグフラグ４ａ〜４ｎには
“１”がセットされる。

【００８３】また、オーバーフロー信号が出力される
と、リロードレジスタ３からタイマ回路１へデータがリ
ロードされる。

【００８４】ウオッチドッグフラグ４ａ〜４ｎがセット
された状態で再びタイマ回路１がオーバーフローする
と、タイマ回路１のオーバーフロー信号に同期して、ウ
オッチドッグフラグ４ａ〜４ｎから同期ラッチ回路６に
“１”が出力される。

【００８５】タイマ制御レジスタ５が“１”の状態で、
異常検出回路使用可能であれば、アンド回路７より、マ
イクロコンピュータを強制的にシステムリセット（パワ
ーＯＮリセット）する信号が出力されるため、再びタイ
マ回路１がオーバーフローするまでに、各ウオッチドッ
グフラグ４ａ〜４ｎをクリアする必要がある。

【００８６】タイマ回路が再びオーバーフローするまで
に各ウオッチドッグフラグをクリアしなければ、異常が
発生したことを検出して、マイクロコンピュータを強制
的にシステムリセット（パワーＯＮリセット）する。

【００８７】この実施例によれば、タイマ回路にオーバ
ーフロー信号をラッチするウオッチドッグフラグを複数
備えることで、１本のタイマ回路の一定時間内に複数の
機能について異常検出を行うことができ、このため、精
度の高い異常検出が行える。

【００８８】実施例２．図２は請求項２の発明の一実施
例を示し、これが各ウオッチドッグフラグ４ａ〜４ｎの
後段に選択回路１０を付加したものからなる。そして、
この実施例では、選択回路１０を付加したことにより、
システムに合った機能の異常検出手段を選択できるとい
うメリットが得られる、なお、このほかの構成，動作に
ついては実施例１で示したものと同じであるので、その
重複する説明を省略する。

【００８９】実施例３．図３は請求項３の発明の一実施
例を示し、これが各ウオッチドッグフラグ４ａ〜４ｎに
対して出力バッファ９ａ〜９ｎを付加したものからな
る。そして、この実施例では出力バッファ９ａ〜９ｎを
付加したことにより、異常検出時にどの機能による異常
かを外部で判断することができる。なお、このほかの構
成動作については実施例１で示したものと同じであるの
で、ここではその重複する説明を省略する。

【００９０】実施例４．図４は請求項４の発明の一実施
例を示し、これが各ウオッチドッグフラグ４ａ〜４ｎの
後段に選択回路１０および各出力バッファ９ａ〜９ｎを
付加したものからなる。そして、この実施例では、選択
回路１０と出力バッファ９ａ〜９ｎとを付加したことに
より、システムに合った機能の異常検出手段を選択でき
るようにし、また、異常検出時にどの機能による異常か
を外部で判断することができる。

【００９１】実施例５．図５は請求項５の発明の一実施
例を示し、これが各ウオッチドッグフラグ４ａ〜４ｎに
対しフラグのクリア信号を出力するフラグ制御回路１１
を設けたものである。この実施例では、上記のように、
ウオッチドッグフラグ４ａ〜４ｎがセットされた状態
で、再びタイマ回路１がオーバーフローすると、ウオッ
チドッグフラグ４ａ〜４ｎから同期ラッチ回路６に
“１”が出力され、タイマ制御レジスタ５が“１”の
時、アンド回路７から“１”が出力され、マイクロコン
ピュータを強制的にシステムリセット（パワーＯＮリセ
ット）する。

【００９２】このため、再び、タイマ回路１がオーバー
フローするまでに、各ウオッチドッグフラグ４ａ〜４ｎ
をクリアするために、各クリア信号８ａ〜８ｎを実行す
る。すなわち、各クリア信号８ａ〜８ｎが交互に実行さ
れたときのみ、フラグ制御回路１１から各ウオッチドッ
グフラグ４ａ〜４ｎに対してフラグのクリアを行うよう
にする。

【００９３】例えば、図２３に示すようにフラグ制御回
路１１によって組み合わされた２つのクリア信号ＣＬ
１，ＣＬ２のうち、クリア信号ＣＬ１をメインルーチン
に、クリア信号ＣＬ２をサブルーチンにもたせ、タイマ
回路１のある一定時間内にクリア信号ＣＬ１，ＣＬ２が
交互に実行された時に、ウオッチドッグフラグ４ａ〜４
ｎのクリアを行い、クリア信号ＣＬ１，ＣＬ２が交互に
実行されなければ、異常を検出してシステム全体のリセ
ットを行うようにする。

【００９４】このように、フラグ制御回路１１によって
組み合わされた２つのクリア信号が、タイマ回路１のあ
る一定時間内に交互に実行されなければ、ウオッチドッ
グフラグ４ａ〜４ｎのクリアを行わず、異常が発生した
ことを検出し、アンド回路７から“１”が出力され、マ
イクロコンピュータを強制的にシステムリセット（パワ
ーＯＮリセット）する。

【００９５】すなわち、この実施例ではウオッチドッグ
フラグ４ａ〜４ｎのクリア要因として２つのクリア信号
がタイマ回路１のある一定時間内に交互に実行されなけ
れば、ウオッチドッグフラグのクリアを行わないため、
異常を検出してシステム全体のリセットを行うものであ
る。

【００９６】以下に、このフラグ制御回路１１の動作に
ついて説明する。ここではメインルーチンからサブルー
チン呼出を行った時の異常検出、およびサブルーチンか
らメインルーチンへリターンする時の異常検出について
説明する。

【００９７】また、３１はイクスクルシブオア回路、３
２，３３はナンド回路、３４，３５，３７，３８，３９
〜４６はノア回路、４７〜５８はインバータである。

【００９８】（一）プログラム正常動作時、すなわち、
タイマ回路１のある一定時間内（タイマが２度オーバー
フローするまで）にクリア信号ＣＬ１，ＣＬ２が交互に
実行された場合について述べる。

【００９９】（ａ）まず、リセット時（リセット＝
“１”の時）には、Ａ，Ｂ，Ｃ，Ｄ点およびＧ，Ｈ，
Ｉ，Ｊ点は、初期値“０”が設定され、また、イクスク
ルシブオア回路３１のクリア信号ＣＬ１およびＣＬ２は
“０”なので、ナンド回路３２，３３の出力側のＥ，Ｆ
点は“１”となり、ノア回路３４，３５の出力はそれぞ
れ“０”となるため、オア回路３６の出力ＣＬは、
“０”となる。

【０１００】（ｂ）次に、リセット解除時には、プログ
ラムがメインルーチン実行時で、かつクリア信号ＣＬ１
がまだ実行されていない状態（ＣＬ１＝“０”）であ
り、ノア回路３７の入力は（リセット＝“０”，ＣＬ２
＝“０”）となり、またクリア信号ＣＬ１がまだ実行さ
れていないため、ＣＬ１＝“０”となり、Ａ点＝
“１”、Ｂ，Ｃ，Ｄ点＝“０”となる。

【０１０１】また、イクスクルシブオア回路３１のクリ
ア信号ＣＬ１およびＣＬ２はそれぞれ“０”なので、
Ｅ，Ｆ点はそれぞれ“１”となる。

【０１０２】一方、ノア回路３８の入力は（リセット＝
“０”，ＣＬ１＝“０”）、クリア信号ＣＬ２がまだ実
行されていないため、ＣＬ２＝“０”となり、Ｇ点＝
“１”、Ｈ，Ｉ，Ｊ点＝“０”となる。

【０１０３】その結果、ノア回路３４，３５の出力は
“０”となり、オア回路３６の出力ＣＬは“０”とな
る。

【０１０４】（Ｃ）リセット解除後プログラムがメイン
ルーチン実行状態で、クリア信号ＣＬ１が実行（ＣＬ１
＝“１”）された時には、Ａ点のデータ“１”がスルー
するためＢ点は“０”から“１”になる。クリア信号Ｃ
Ｌ１実行後はＣＬ１＝“０”となるため、Ｂ点のデータ
がスルーするためＣ点は“０”から“１”になる。従っ
て、Ａ，Ｂ，Ｃ点は全て“１”となりＤ点のみ“０”を
保持する。

【０１０５】また、イクスクルシブオア回路３１の入力
は（ＣＬ１＝“１”，ＣＬ２＝“０”）となり、ナンド
回路３２，３３の入力はそれぞれＣＬ１＝“１”，ＣＬ
２＝“０”となるため、Ｅ，Ｆ点はそれぞれ“０”，
“１”となる。さらに、Ｇ，Ｈ，Ｉ，Ｊ点は、クリア信
号ＣＬ１の実行（ＣＬ１＝“１”）により、それぞれ
“０”となる。

【０１０６】この結果、ノア回路３４，３５の出力はそ
れぞれ“１”，“０”となるため、オア回路３６の出力
ＣＬは“１”となり、後述の図２４のウオッチドッグフ
ラグをクリアする。

【０１０７】すなわち、クリア信号ＣＬ１実行後、クリ
ア信号ＣＬ２が実行された場合には、クリア信号ＣＬ１
実行後、サブルーチン呼出が正常に行われれば、タイマ
回路１のある一定時間内（タイマ回路１が２度オーバー
フローするまで）にサブルーチン中に設けたクリア信号
ＣＬ２が実行されるため、ノア回路３７の入力はＣＬ２
＝“１”となり各Ａ，Ｂ，Ｃ，Ｄ点はそれぞれ“０”に
初期化される。

【０１０８】また、イクスクルシブオア回路３１の入力
はＣＬ１＝“０”，ＣＬ２＝“１”となり、ナンド回路
３２，３３の入力はそれぞれＣＬ１＝“０”，ＣＬ２＝
“１”となるため、Ｅ，Ｆ点はそれぞれ“１”，“０”
となる。

【０１０９】さらに、Ｇ，Ｈ，Ｉ，Ｊ点は、クリア信号
ＣＬ２の実行（ＣＬ１＝“２”）によって、Ｇ点のデー
タ“１”がスルーするため、Ｈ点は“０”から“１”に
なる。クリア信号ＣＬ２の実行後はＣＬ２＝“０”とな
るため、Ｈ点のデータがスルーするため、Ｉ点は“０”
から“１”になる。従って、Ｇ，Ｈ，Ｉ点は全て“１”
となりＪ点のみ“０”を保持する。

【０１１０】その結果、Ｅ，Ｆ点はそれぞれ“１”，
“０”なので、ノア回路３４，３５の出力はそれぞれ
“０”，“１”となり、オア回路３６の出力ＣＬは
“１”となり、図２４のウオッチドッグフラグをクリア
する。このときの回路各部の信号を図２４に示す。

【０１１１】また、クリア信号ＣＬ２実行後、クリア信
号ＣＬ１が実行された場合には、クリア信号ＣＬ２実行
後、メインルーチンへのリターンが正常に行われれば、
タイマ回路１のある一定時間内（タイマ回路１が２度オ
ーバーフローするまで）にメインルーチン中に設けたク
リア信号ＣＬ１が実行されるため、オア回路３６の出力
ＣＬは“１”となり、図２４のウオッチドッグフラグを
クリアする。このときの回路各部の信号を図２５に示
す。

【０１１２】（二）次にプログラムが正常動作しない
時、すなわち、タイマ回路１のある一定時間内（タイマ
回路１が２度オーバーフローするまで）にクリア信号Ｃ
Ｌ１，ＣＬ２が交互に実行されない場合について述べ
る。

【０１１３】いま、タイマ回路１のある一定時間内（タ
イマが２度オーバーフローするまで）にクリア信号ＣＬ
１が２度実行された場合には、１度目のクリア信号ＣＬ
１の実行後は、Ａ，Ｂ，Ｃ点は全て“１”となり、Ｄ点
のみ“０”を保持している。

【０１１４】次に、２度目のクリア信号ＣＬ１の実行後
は、ＣＬ１＝“１”となるため、Ｃ点のデータがスルー
し、Ｄ点は“０”から“１”になる。また、イクスクル
シブオア回路３１の入力は（ＣＬ１＝“１”，ＣＬ２＝
“０”）、ナンド回路３２，３３の入力はそれぞれＣＬ
１＝“１”，ＣＬ２＝“０”となるため、Ｅ，Ｆ点はそ
れぞれ“０”，“１”となる。

【０１１５】さらに、Ｇ，Ｈ，Ｉ，Ｊ点は、クリア信号
ＣＬ１の実行（ＣＬ１＝“１”）により、それぞれ
“０”に初期化される。この結果、ノア回路３４，３５
の出力はそれぞれ“０”，“０”となるため、オア回路
３６の出力ＣＬは“０”となり、図２４のウオッチドッ
グフラグをクリアしない。このときの回路各部の信号を
図２６に示す。

【０１１６】一方、タイマ回路１のある一定時間内（タ
イマが２度オーバーフローするまで）にクリア信号ＣＬ
２が２度実行された場合には、プログラムがサブルーチ
ンからメインルーチンへのリターンが正常に行われず、
サブルーチン内でプログラムがループし、クリア信号Ｃ
Ｌ２が再度実行され、オア回路３６の出力ＣＬは“０”
となり、図２４のウオッチドッグフラグをクリアしな
い。このときの回路各部の信号を図２７に示す。

【０１１７】さらに、なんらかの異常によりクリア信号
ＣＬ１，ＣＬ２が同時に“１”になった場合には、各
Ａ，Ｂ，Ｃ，Ｄ点および各Ｇ，Ｈ，Ｉ，Ｊ点は“０”に
初期化され、また、イクスクルシブオア回路３１の入力
は、ＣＬ１＝“１”，ＣＬ２＝“１”となるため、ナン
ド回路３２，３３の出力はそれぞれ“１”となる。

【０１１８】この結果、ノア回路３４，３５の出力はそ
れぞれ“０”，“０”となるため、オア回路３６の出力
ＣＬは“０”となり、図２４のウオッチドッグフラグを
クリアしない。このときの回路各部の信号を図２８に示
す。

【０１１９】このようにタイマ回路１のある一定時間内
に、クリア信号（ＣＬ＝１）が出力されなければ、図２
４のウオッチドッグフラグをクリアしないため、異常を
検出してシステム全体のリセットを行う。

【０１２０】次に上記フラグ制御回路１１によって制御
される図２９のウオッチドッグフラグについて説明す
る。ここで、リセット信号はリセット時＝“１”であ
り、ＣＬはウオッチドッグフラグのクリア信号で、図２
３のクリア信号発生時はＣＬ＝“１”となり、ＯＦはタ
イマ回路のオーバーフロー信号で、タイマ回路１のオー
バーフロー発生時はＯＦ＝“１”となる。また、同図に
おいて、６１〜６５はノア回路、６６〜７４はインバー
タである。

【０１２１】次に動作について、図３０のタイミングチ
ャートを参照しながら説明する。（ａ）まず、リセット
時（リセット＝“１”の時）には、Ｏ，Ｐ，Ｑ，Ｒ点に
初期値“０”が設定される。一方、（ｂ）リセット解除
時には、すなわち、タイマ回路１が動作状態で、かつタ
イマ回路１のオーバーフロー信号が発生していない時
（ＯＦ＝“０”）には、Ｏ点＝“１”、Ｐ，Ｑ，Ｒ点＝
“０”となる。

【０１２２】また、（ｃ）リセット解除後、タイマ回路
１が１度オーバーフロー（ＯＦ＝“１”）した時には、
オーバーフロー信号が発生（ＯＦ＝“１”）するため、
Ｏ点のデータ“１”がスルーして、Ｐ点は“０”から
“１”になる。

【０１２３】次に、タイマ回路１が１度オーバーフロー
した後、ＯＦ＝“０”となるため、Ｐ点のデータがスル
ーして、Ｑ点は“０”から“１”になる。従って、Ｏ，
Ｐ，Ｑ点は全て“１”となり、Ｒ点のみ“０”を保持す
る。

【０１２４】（ｄ）さらに、リセット解除後タイマ回路
が１度オーバーフローした後、図２３のクリア信号が発
生（ＣＬ＝“１”）した時には、Ｏ，Ｐ，Ｑ点は全て
“１”となり、Ｒ点のみ“０”を保持している。

【０１２５】図２３のクリア信号（ＣＬ＝“１”）が発
生すれば、Ｏ，Ｐ，Ｑ点は“０”にクリアされ、Ｏ，
Ｐ，Ｑ，Ｒ点は全て“０”に初期化される。

【０１２６】（ｅ）次に、リセット解除後、タイマ回路
１が１度オーバーフローした後、図２３のクリア信号Ｃ
Ｌが発生せず、再びタイマ回路１がオーバーフローした
時、すなわち、タイマ回路１が２度オーバーフローする
までに、クリア信号ＣＬが発生しなかった場合には、タ
イマ回路１が１度オーバーフローした後、Ｏ，Ｐ，Ｑ点
は全て“１”となりＲ点のみ“０”を保持している。

【０１２７】そして、２度目のオーバーフロー信号が発
生するまでに、図２３のクリア信号ＣＬが発生しなけれ
ば、２度目のオーバーフロー信号（ＯＦ＝“１”）によ
りＲ点はＱ点のデータ“１”がスルーして“１”とな
り、システム全体のリセットを行う。

【０１２８】以上のように、タイマ回路１のある一定時
間内（タイマ回路１が２度オーバーフローするまで）
に、クリア信号（ＣＬ＝１）が発生しなければ、図２４
のウオッチドッグフラグをクリアしないため、システム
の異常を検出してリセットを行う。このようにしてシス
テムが正常に動作しているかどうかを、上記の動作を繰
り返し、異常発生を監視する。

【０１２９】実施例６．図６は請求項６の発明の一実施
例を示し、これが実施例５のような制御回路を各ウオッ
チドッグフラグ４ａ〜４ｎに接続するとともに、各ウオ
ッチドッグフラグ４ａ〜４ｎの後段に選択回路を付加し
たものからなる。そして、この実施例では、フラグ制御
回路１１によって組み合わされた２つのクリア信号が、
タイマ回路１のある一定時間内に交互に実行されなけれ
ば、ウオッチドッグフラグ４ａ〜４ｎのクリアを行わな
いようにし、しかも、選択回路１０を付加することで、
システムに合った機能の異常検出手段を選択できる。

【０１３０】実施例７．図７は請求項７の発明の一実施
例を示し、これが各ウオッチドッグフラグ４ａ〜４ｎに
対してフラグ制御回路１１および出力バッファ９ａ〜９
ｎを付加したものからなる。この実施例では出力バッフ
ァ９ａ〜９ｎを付加したことにより、異常検出時にどの
機能による異常かを外部で判断することができるほか、
組み合わされた２つのクリア信号が、タイマ回路１のあ
る一定時間内に交互に実行されなければ、ウオッチドッ
グフラグ４ａ〜４ｎのクリアを行わないようにすること
ができる。

【０１３１】実施例８．図８は請求項８の発明の一実施
例を示し、各ウオッチドッグフラグ４ａ〜４ｎの後段に
選択回路１０と出力バッファ９ａ〜９ｎを付加したもの
からなる。これによれば、各ウオッチドッグフラグ４ａ
〜４ｎの後段の選択回路１０により、システムに合った
機能の異常検出手段を選択できるほか、その異常検出時
にどの機能による異常かを出力バッファ９ａ〜９ｎによ
り外部で判断することができる。

【０１３２】実施例９．図９は請求項９の発明の一実施
例を示し、これが各ウオッチドッグフラグ４ａ〜４ｎの
クリア信号８ａ〜８ｎを選択するクリア信号選択回路１
２ａ〜１２ｎを、各ウオッチドッグフラグ４ａ〜４ｎご
とに付加したものである。

【０１３３】この実施例によれば、各ウオッチドッグフ
ラグ４ａ〜４ｎのクリア信号をクリア信号選択回路１２
ａ〜１２ｎにより選択するようにすることで、システム
が小さく、フラグを多く備えられない場合でも、システ
ムに合った複数の機能の異常検出が可能になる。

【０１３４】実施例１０．図１０は請求項１０の発明の
一実施例を示し、図９における各ウオッチドッグフラグ
４ａ〜４ｎの後段に、選択回路１０を付加したものであ
る。この実施例では各ウオッチドッグフラグ４ａ〜４ｎ
の後段への選択回路１０の付加により、システムに合っ
た複数の機能の異常検出が行えるとともに、システムに
合った機能の異常検出を選択して行えるようになる。

【０１３５】実施例１１．図１１は請求項１１の発明の
一実施例を示し、これが図９における各ウオッチドッグ
フラグ４ａ〜４ｎに対して、出力バッファ９ａ〜９ｎを
付加したものである。この実施例では、各ウオッチドッ
グフラグ４ａ〜４ｎに対して出力バッファ９ａ〜９ｎを
付加することにより、異常検出時にどの機能による異常
かを外部で判断することができるほか、システムに合っ
た複数の機能の異常検出が行えるとともに、システムに
合った機能の異常検出を選択して行うことができる。

【０１３６】実施例１２．図１２は請求項１２の発明の
一実施例を示し、これが実施例９の回路に、各ウオッチ
ドッグフラグ４ａ〜４ｎのクリア信号８ａ〜８ｎを選択
するクリア信号選択回路１２ａ〜１２ｎと、各ウオッチ
ドッグフラグ４ａ〜４ｎの後段の選択回路１０と出力バ
ッファ９ａ〜９ｎとを付加したものである。

【０１３７】この実施例では各ウオッチドッグフラグ４
ａ〜４ｎの後段に選択回路１０と出力バッファ９ａ〜９
ｎを付加してあるため、システムに合った機能の異常検
出を選択して行うことができるほか、また異常検出時に
どの機能による異常かを外部で判断することができる。

【０１３８】実施例１３．図１３は請求項１３の発明の
一実施例を示し、これがタイマ回路１の一定時間内に複
数の機能別に異常検出を行い、異常となった機能のみ機
能別リセット回路１４ａ〜１４ｎによりリセットをかけ
るようにしたものであり、このため、各機能別に同期ラ
ッチ回路６ａ〜６ｎおよびアンド回路７ａ〜７ｎを作動
する。

【０１３９】実施例１４．図１４は請求項１４の発明の
一実施例を示し、これが図１３の回路に、各ウオッチド
ッグフラグ４ａ〜４ｎと各機能別リセット回路１４ａ〜
１４ｎとの組み合わせ回路１３を付加することによっ
て、各機能別のリセットが行えるようにしたものであ
る。この実施例によれば、各ウオッチドッグフラグ４ａ
〜４ｎのフラグ出力を上記同期ラッチ回路６ａ〜６ｎの
いずれかに選択的に出力することで、各機能別のリセッ
トを行うことができる。

【０１４０】実施例１５．図１５は請求項１５の発明の
一実施例を示し、これが図１３の回路における各ウオッ
チドッグフラグ４ａ〜４ｎに、これらの各ウオッチドッ
グフラグ４ａ〜４ｎのクリア信号８ａ〜８ｎを選択する
クリア信号選択回路１２ａ〜１２ｎを接続したものであ
り、これによって、各機能別のリセットを選択的に行う
ことができる。

【０１４１】実施例１６．図１６は請求項１６の発明の
一実施例を示し、これが図１３の回路に、各ウオッチド
ッグフラグ４ａ〜４ｎのクリア信号８ａ〜８ｎを選択す
るクリア信号選択回路１２ａ〜１２ｎと、各ウオッチド
ッグフラグ４ａ〜４ｎと各機能別リセット回路１４ａ〜
１４ｎとの組み合わせ回路１３を付加したものであり、
これによって回路の組み合わせに応じた各機能別のリセ
ットを行うことができる。

【０１４２】実施例１７．図１７は請求項１７の発明の
一実施例を示し、これが図１３の回路に、各ウオッチド
ッグフラグ４ａ〜４ｎの各クリア信号８ａ〜８ｎを制御
するフラグ制御回路１１と、各ウオッチドッグフラグ４
ａ〜４ｎと各機能別リセット回路１４ａ〜１４ｎとの組
み合わせ回路１３とを付加したものであり、これによっ
て、クリア信号の制御および各機能別のリセットを行う
ことができる。

【０１４３】実施例１８．図１８は請求項１８の発明の
一実施例を示し、これが図１３の回路に、各機能別リセ
ット回路１４ａ〜１４ｎを選択するリセット出力選択回
路１５を設けたものであり、これによりシステム全体の
リセットを行うリセット回路１４ａ〜１４ｎのいずれか
を選択することができる。

【０１４４】実施例１９．図１９は請求項１９の発明の
一実施例を示し、これが図１３の回路に各ウオッチドッ
グフラグ４ａ〜４ｎと各機能別リセット回路１４ａ〜１
４ｎとの組み合わせ回路１３と、各機能別リセット回路
１４ａ〜１４ｎからシステム全体のリセットを行うもの
を選択するリセット出力選択回路１５とを備えたもので
あり、これにより、所定の組み合わせの機能別リセット
回路出力の一つを選択して、システムへ出力することが
できる。

【０１４５】実施例２０．図２０は請求項２０の発明の
一実施例を示し、これが図１３の回路に、各ウオッチド
ッグフラグ４ａ〜４ｎの各クリア信号８ａ〜８ｎを制御
するフラグ制御回路１１と、各ウオッチドッグフラグ４
ａ〜４ｎと各機能別リセット回路１４ａ〜１４ｎとの組
み合わせ回路１３とし、各機能別のリセット回路１４ａ
〜１４ｎからシステム全体のリセットを行うリセット回
路出力を選択するリセット出力選択回路１５を備えてお
り、これにより所定の組み合わせの機能別リセット回路
出力の１つを選択して、システムへ出力できるととも
に、フラグのクリアを制御することができる。

【０１４６】実施例２１．図２１は請求項２１の発明の
一実施例を示し、これが図１３の回路に、各ウオッチド
ッグフラグ４ａ〜４ｎの各クリア信号８ａ〜８ｎを選択
するクリア信号選択回路１２ａ〜１２ｎと、各機能別の
リセット回路１４ａ〜１４ｎからシステム全体のリセッ
トを行うリセット回路出力を選択するリセット出力選択
回路１５を備えており、これにより、各ウオッチドッグ
フラグ４ａ〜４ｎごとに各クリア信号を選択し、フラグ
を多く備えられない場合でも、システムに合った複数の
機能の異常検出が可能になるほか、所定の組み合わせの
機能別リセット回路出力の１つを選択して、システムへ
出力できるとともに、フラグのクリアを制御することが
できる。

【０１４７】実施例２２．図２２は請求項２２の発明の
一実施例を示し、これが図１３の回路に、各ウオッチド
ッグフラグ４ａ〜４ｎのクリア信号８ａ〜８ｎを選択す
るクリア信号選択回路１２ａ〜１２ｎと、各ウオッチド
ッグフラグ４ａ〜４ｎと各機能別リセット回路１４ａ〜
１４ｎとの組み合わせ回路１３と、各機能別のリセット
回路１４ａ〜１４ｎからシステム全体のリセットを行う
所定のリセット回路を選択するリセット出力選択回路１
５とを備えてなり、これにより異常となった機能のみリ
セットをかけ、クリア信号を選択回路により選択させる
ことで、システムに合った複数の機能の異常検出が可能
になるほか、ウオッチドッグフラグ４ａ〜４ｎのフラグ
出力を同期ラッチ回路６ａ〜６ｎのいずれかに選択的に
出力することで、各機能別のリセットを行うことができ
る。なお、上記ウオッチドッグフラグのロジックは例え
ば図２３に示すように構成される。

【０１４８】

【発明の効果】以上のように、請求項１の発明によれ
ば、クロックをカウントソースとするタイマ回路と、該
タイマ回路のオーバーフロー信号をラッチする複数のウ
オッチドッグフラグと、該ウオッチドッグフラグの１つ
から出力された信号を上記タイマ回路のオーバーフロー
信号に同期して出力する同期ラッチ回路と、該同期ラッ
チ回路の出力可否の制御を行うタイマ制御レジスタとを
設け、アンド回路に、上記同期ラッチ回路の出力とタイ
マ制御レジスタの出力との論理積によって、システム全
体のリセットを行わせるように構成したので、１本のタ
イマ回路の一定時間内に複数の機能について異常検出を
行うことができ、このため、精度の高い異常検出が行え
るものが得られる効果がある。

【０１４９】請求項２の発明によれば、各ウオッチドッ
グフラグに、該各ウオッチドッグフラグの出力を選択し
て同期ラッチ回路へ入力する選択回路を付加するように
構成したので、１本のタイマ回路で一定時間内に複数の
機能について異常検出を行うことができ、このため、精
度の高い異常検出が行えるほか、システムに合った機能
の異常検出手段が選択できるものが得られる効果があ
る。

【０１５０】請求項３の発明によれば、各ウオッチドッ
グフラグに、異常検出時にどの機能による異常かを外部
で判断可能にする出力バッファを付加するように構成し
たので、１本のタイマ回路で一定時間内に複数の機能に
ついて異常検出を行うことができ、このため、精度の高
い異常検出が行えるほか、異常検出時にどの機能による
異常かを外部で判断することができるものが得られる効
果がある。

【０１５１】請求項４の発明によれば、各ウオッチドッ
グフラグに、該各ウオッチドッグフラグの出力を選択し
て同期ラッチ回路へ入力する選択回路と、異常検出時に
どの機能による異常かを外部で判断可能にする出力バッ
ファとを付加するように構成したので、システムに合っ
た機能の異常検出手段が選択できるため精度の高い異常
検出が行えるほか、異常検出時にどの機能による異常か
を外部で判断することができるものが得られる効果があ
る。

【０１５２】請求項５の発明によれば、クロックをカウ
ントソースとするタイマ回路と、該タイマ回路のオーバ
ーフロー信号をラッチする複数のウオッチドッグフラグ
と、該ウオッチドッグフラグの各クリア信号を制御する
フラグ制御回路と、１つのウオッチドッグフラグから出
力された信号をタイマ回路のオーバーフロー信号に同期
して出力する同期ラッチ回路と、該同期ラッチ回路の出
力可否の制御を行うタイマ制御レジスタとを設け、アン
ド回路に、上記ラッチ回路の出力とタイマ制御レジスタ
の出力との論理積によって、システム全体のリセットを
行わせるように構成したので、１本のタイマ回路で一定
時間内に複数の機能について異常検出を行うことがで
き、プログラムのメインルーチンだけでなく、サブルー
チンにおいての異常検出を行うことができ、この結果、
精度の高い異常検出が行えるものが得られる効果があ
る。

【０１５３】請求項６の発明によれば、各ウオッチドッ
グフラグの各クリア信号をフラグ制御回路により制御す
るものにおいて、上記各ウオッチドッグフラグに、該各
ウオッチドッグフラグの出力を選択して同期ラッチ回路
へ入力する選択回路を付加するように構成したので、プ
ログラムのメインルーチンだけでなく、サブルーチンに
おいての異常検出を行うことができ、この結果、精度の
高い異常検出が行えるほか、システムに合った機能の異
常検出手段が選択できるものが得られる効果がある。

【０１５４】請求項７の発明によれば、各ウオッチドッ
グフラグの各クリア信号をフラグ制御回路により制御す
るものにおいて、上記各ウオッチドッグフラグに、異常
検出時にどの機能による異常かを外部で判断可能にする
出力バッファを付加するように構成したので、プログラ
ムのメインルーチンだけでなく、サブルーチンにおいて
の異常検出を行うことができ、この結果、精度の高い異
常検出が行えるほか、異常検出時にどの機能による異常
かを外部で判断することができるものが得られる効果が
ある。

【０１５５】請求項８の発明によれば、各ウオッチドッ
グフラグの各クリア信号をフラグ制御回路により制御す
るものにおいて、上記各ウオッチドッグフラグに、該ウ
オッチドッグフラグの出力を選択して同期ラッチ回路へ
入力する選択回路と、異常検出時にどの機能による異常
かを外部で判断できるようにする出力バッファとを付加
するように構成したので、システムに合った機能の異常
検出手段が選択でき、このため精度の高い異常検出が行
えるほか、異常検出時にどの機能による異常かを外部で
判断することができるものが得られる効果がある。

【０１５６】請求項９の発明によれば、クロックをカウ
ントソースとするタイマ回路と、該タイマ回路のオーバ
ーフロー信号をラッチする複数のウオッチドッグフラグ
と、該各ウオッチドッグフラグのクリア信号を選択する
クリア信号選択回路と、１つのウオッチドッグフラグか
ら出力された信号をタイマ回路のオーバーフロー信号に
同期して出力する同期ラッチ回路と、上記ウオッチドッ
グタイマの使用可否の制御を行うタイマ制御レジスタと
を設け、アンド回路に、上記同期ラッチ回路の出力とタ
イマ制御レジスタとの論理積によって、システム全体の
リセットを行わせるように構成したので、１本のタイマ
回路の一定時間内に複数の機能について異常検出を行う
ことができ、精度の高い異常検出が行えるとともに、シ
ステムが小さくフラグを多く備えられない場合でも、シ
ステムに合った複数の機能の異常検出が可能になり、異
常検出時にシステム全体のリセットを行うことができる
ものが得られる効果がある。

【０１５７】請求項１０の発明によれば、各ウオッチド
ッグフラグのクリア信号をクリア信号選択回路により選
択するものにおいて、上記各ウオッチドッグフラグに、
該各ウオッチドッグフラグの出力を選択して同期ラッチ
回路へ入力する選択回路を付加するように構成したの
で、精度の高い異常検出が行えるとともに、システムに
合った複数の機能の異常検出が可能になるだけでなく、
システムに合った機能の異常検出手段が選択できるもの
が得られる効果がある。

【０１５８】請求項１１の発明によれば、各ウオッチド
ッグフラグのクリア信号をクリア信号選択回路により選
択するものにおいて、上記各ウオッチドッグフラグに、
異常検出時のどの機能による異常かを外部で判断可能に
する出力バッファを付加するように構成したので、精度
の高い異常検出が行えるとともに、システムが小さくフ
ラグを多く備えられない場合でも、システムに合った複
数の機能の異常検出が可能になるだけでなく、システム
に合った機能の異常検出手段が選択でき、異常検出時に
どの機能による異常かを外部で判断することができるも
のが得られる効果がある。

【０１５９】請求項１２の発明によれば、各ウオッチド
ッグフラグのクリア信号をクリア信号選択回路により選
択するものにおいて、上記各ウオッチドッグフラグに、
該各ウオッチドッグフラグの出力を選択して同期ラッチ
回路へ入力する選択回路と、異常検出時にどの機能によ
る異常かを外部で判断可能にする出力バッファとを付加
するように構成したので、精度の高い異常検出が行える
とともに、システムが小さくフラグを多く備えられない
場合でも、システムに合った複数の機能の異常検出が可
能になるだけでなく、システムに合った機能の異常検出
手段が選択でき、また、異常検出時にどの機能による異
常かを外部で判断することができるものが得られる効果
がある。

【０１６０】請求項１３の発明によれば、クロックをカ
ウントソースとするタイマ回路と、該タイマ回路のオー
バーフロー信号をラッチする複数のウオッチドッグフラ
グと、該ウオッチドッグフラグの各一から出力された信
号をタイマ回路のオーバーフロー信号に同期して出力す
る各一の同期ラッチ回路と、上記各ウオッチドッグタイ
マの使用可否の制御を行う各一のタイマ制御レジスタ
と、上記各同期ラッチ回路の出力と各タイマ制御レジス
タの出力との論理積をとる各一のアンド回路とを設け、
上記各アンド回路の出力を受けた機能別リセット回路
に、上記タイマ回路の一定時間内に複数の機能別に異常
検出を行わせ、異常となった機能のみリセットをかけさ
せるように構成したので、１本のタイマ回路で一定時間
内に機能別に異常検出を行うことができ、異常となった
機能のみリセットをかけることができるため、メインル
ーチンに影響を与えずに精度の高い異常検出が行えるも
のが得られる効果がある。

【０１６１】請求項１４の発明によれば、各ウオッチド
ッグフラグに、該各ウオッチドッグフラグおよび各機能
別リセット回路の組み合わせ回路を付加するように構成
したので、異常となった機能のみリセットをかけること
ができるため、メインルーチンに影響を与えずに精度の
高い異常検出が行えるほか、また、システムの大きさに
合わせて各機能別にリセットが行えるものが得られる効
果がある。

【０１６２】請求項１５の発明によれば、各ウオッチド
ッグフラグに、該各ウオッチドッグフラグのクリア信号
を選択するクリア信号選択回路を付加するように構成し
たので、異常となった機能のみリセットをかけることが
できるため、メインルーチンに影響を与えずに精度の高
い異常検出が行えるとともに、システムが小さくフラグ
を多く備えられない場合でも、複数の機能の異常検出が
選択でき、異常となった機能のみ機能別にリセットをか
けることができるものが得られる効果がある。

【０１６３】請求項１６の発明によれば、各ウオッチド
ッグフラグに、該各ウオッチドッグフラグのクリア信号
を選択するクリア信号選択回路と、上記各ウオッチドッ
グフラグおよび各機能別リセット回路の組み合わせ回路
とを付加するように構成したので、異常となった機能の
みリセットをかけることができるため、メインルーチン
に影響を与えずに精度の高い異常検出が行えるととも
に、システムの大きさに合わせて各機能別にリセットが
行えるものが得られる効果がある。

【０１６４】また、システムが小さくフラグを多く備え
られない場合でも、複数の機能の異常検出が選択できる
だけでなく、システムの大きさに合わせて異常となった
機能のみ機能別にリセットをかけることができるものが
得られる効果がある。

【０１６５】請求項１７の発明によれば、各ウオッチド
ッグフラグに、該各ウオッチドッグフラグの各クリア信
号を制御するフラグ制御回路と、上記各ウオッチドッグ
フラグおよび各機能別リセット回路の組み合わせ回路と
を付加するように構成したので、メインルーチンだけで
なくサブルーチンにおいての異常検出も可能になり、シ
ステムの大きさに合わせて機能別にリセットをかけるこ
とができるものが得られる効果がある。

【０１６６】請求項１８の発明によれば、各機能別リセ
ット回路に、システム全体のリセットを行うリセット出
力選択回路を付加するように構成したので、異常となっ
た機能のみリセットをかけることができるためメインル
ーチンに影響を与えるのを防止でき、また、機能別の異
常検出だけでなく、システム全体のリセットを行うこと
ができるため、多重な異常検出ができ、検出精度を向上
できるものが得られる効果がある。

【０１６７】請求項１９の発明によれば、各ウオッチド
ッグフラグに、該各ウオッチドッグフラグおよび各機能
別リセット回路の組み合わせ回路を付加し、各機能別リ
セット回路に、システム全体のリセットを行うリセット
出力選択回路を付加するように構成したので、異常とな
った機能のみリセットをかけることができるためメイン
ルーチンに影響を与えるのを防止でき、システムの大き
さに合わせて機能別にリセットがかけられるだけでな
く、システム全体のリセットを行うことができるため、
多重な異常検出ができ、検出精度を向上することができ
るものが得られる効果がある。

【０１６８】請求項２０の発明によれば、各ウオッチド
ッグフラグに、該各ウオッチドッグフラグの各クリア信
号を制御するフラグ制御回路と、上記各ウオッチドッグ
フラグおよび各機能別リセット回路の組み合わせ回路と
を付加し、各機能別リセット回路に、システム全体のリ
セットを行うリセット出力選択回路を付加するように構
成したので、異常となった機能のみリセットをかけるこ
とができるため、メインルーチンだけでなくサブルーチ
ンにおいての異常検出も可能になり、システムの大きさ
に合わせて機能別にリセットをかけることができ、ま
た、機能別の異常検出だけでなく、システム全体のリセ
ットを行うことができるため、多重な異常検出ができ、
検出精度を向上できるものが得られる効果がある。

【０１６９】請求項２１の発明によれば、各ウオッチド
ッグフラグに、該各ウオッチドッグフラグのクリア信号
を選択するクリア信号選択回路を付加し、各機能別リセ
ット回路に、システム全体のリセットを行うリセット出
力選択回路を付加するように構成したので、異常となっ
た機能のみリセットをかけることができるため、メイン
ルーチンだけでなくサブルーチンにおいての異常検出も
可能になり、システムが小さくフラグを多く備えられな
い場合でも、複数の機能の異常検出が選択でき、異常と
なった機能のみリセットがかけられるだけでなく、シス
テム全体のリセットを行うことができるため、多重な異
常検出ができ検出精度を向上できるものが得られる効果
がある。

【０１７０】請求項２２の発明によれば、各ウオッチド
ッグフラグに、該各ウオッチドッグフラグのクリア信号
を選択するクリア信号選択回路と、上記各ウオッチドッ
グフラグおよび各機能別リセット回路の組み合わせ回路
とを付加し、上記各機能別リセット回路にシステム全体
のリセットを行うリセット出力選択回路を付加するよう
に構成したので、異常となった機能のみリセットをかけ
ることができるため、メインルーチンだけでなくサブル
ーチンにおいての異常検出も可能になり、システムが小
さくフラグを多く備えられない場合でも、複数の機能の
異常検出が選択でき、またシステムの大きさに合わせて
異常となった機能のみリセットがかけられるだけでな
く、システム全体のリセットを行うことができるため、
多重な異常検出ができ、検出精度を向上できるものが得
られる効果がある。

【図面の簡単な説明】

【図１】請求項１の発明の一実施例による異常検出回路
を示すブロック図である。

【図２】請求項２の発明の一実施例による異常検出回路
を示すブロック図である。

【図３】請求項３の発明の一実施例による異常検出回路
を示すブロック図である。

【図４】請求項４の発明の一実施例による異常検出回路
を示すブロック図である。

【図５】請求項５の発明の一実施例による異常検出回路
を示すブロック図である。

【図６】請求項６の発明の一実施例による異常検出回路
を示すブロック図である。

【図７】請求項７の発明の一実施例による異常検出回路
を示すブロック図である。

【図８】請求項８の発明の一実施例による異常検出回路
を示すブロック図である。

【図９】請求項９の発明の一実施例による異常検出回路
を示すブロック図である。

【図１０】請求項１０の発明の一実施例による異常検出
回路を示すブロック図である。

【図１１】請求項１１の発明の一実施例による異常検出
回路を示すブロック図である。

【図１２】請求項１２の発明の一実施例による異常検出
回路を示すブロック図である。

【図１３】請求項１３の発明の一実施例による異常検出
回路を示すブロック図である。

【図１４】請求項１４の発明の一実施例による異常検出
回路を示すブロック図である。

【図１５】請求項１５の発明の一実施例による異常検出
回路を示すブロック図である。

【図１６】請求項１６の発明の一実施例による異常検出
回路を示すブロック図である。

【図１７】請求項１７の発明の一実施例による異常検出
回路を示すブロック図である。

【図１８】請求項１８の発明の一実施例による異常検出
回路を示すブロック図である。

【図１９】請求項１９の発明の一実施例による異常検出
回路を示すブロック図である。

【図２０】請求項２０の発明の一実施例による異常検出
回路を示すブロック図である。

【図２１】請求項２１の発明の一実施例による異常検出
回路を示すブロック図である。

【図２２】請求項２２の発明の一実施例による異常検出
回路を示すブロック図である。

【図２３】この発明におけるフラグ制御回路を示す回路
図である。

【図２４】図２３におけるフラグ制御回路各部の信号を
示すタイミングチャートである。

【図２５】図２３におけるフラグ制御回路各部の信号を
示すタイミングチャートである。

【図２６】図２３におけるフラグ制御回路各部の信号を
示すタイミングチャートである。

【図２７】図２３におけるフラグ制御回路各部の信号を
示すタイミングチャートである。

【図２８】図２３におけるフラグ制御回路各部の信号を
示すタイミングチャートである。

【図２９】この発明におけるウオッチドッグフラグのロ
ジックを示す回路図である。

【図３０】図２９におけるウオッチドッグフラグの回路
各部の信号を示すタイミングチャートである。

【図３１】従来の異常検出回路を示すブロック図であ
る。

【符号の説明】

１タイマ回路４ａ〜４ｎウオッチドッグフラグ５，５ａ〜５ｎタイマ制御レジスタ６，６ａ〜６ｎ同期ラッチ回路７，７ａ〜７ｎアンド回路９ａ〜９ｎ出力バッファ１０選択回路１１フラグ制御回路１２ａ〜１２ｎクリア信号選択回路１３組み合わせ回路１４ａ〜１４ｎ機能別リセット回路１５リセット出力選択回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年５月９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００９７

【補正方法】変更

【補正内容】

【００９７】また、３１はイクスクルシブオア回路、３
２，３３はナンド回路、３４，３５，３７，３８，３９
〜４６はノア回路、４７〜５８はインバータおよびクロ
ック・ド・インバータである。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０１０６

【補正方法】変更

【補正内容】

【０１０６】この結果、ノア回路３４，３５の出力はそ
れぞれ“１”，“０”となるため、オア回路３６の出力
ＣＬは“１”となり、後述の図２９のウオッチドッグフ
ラグをクリアする。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０１１０

【補正方法】変更

【補正内容】

【０１１０】その結果、Ｅ，Ｆ点はそれぞれ“１”，
“０”なので、ノア回路３４，３５の出力はそれぞれ
“０”，“１”となり、オア回路３６の出力ＣＬは
“１”となり、図２９のウオッチドッグフラグをクリア
する。このときの回路各部の信号を図２４に示す。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０１１１

【補正方法】変更

【補正内容】

【０１１１】また、クリア信号ＣＬ２実行後、クリア信
号ＣＬ１が実行された場合には、クリア信号ＣＬ２実行
後、メインルーチンへのリターンが正常に行われれば、
タイマ回路１のある一定時間内（タイマ回路１が２度オ
ーバーフローするまで）にメインルーチン中に設けたク
リア信号ＣＬ１が実行されるため、オア回路３６の出力
ＣＬは“１”となり、図２９のウオッチドッグフラグを
クリアする。このときの回路各部の信号を図２５に示
す。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０１１５

【補正方法】変更

【補正内容】

【０１１５】さらに、Ｇ，Ｈ，Ｉ，Ｊ点は、クリア信号
ＣＬ１の実行（ＣＬ１＝“１”）により、それぞれ
“０”に初期化される。この結果、ノア回路３４，３５
の出力はそれぞれ“０”，“０”となるため、オア回路
３６の出力ＣＬは“０”となり、図２９のウオッチドッ
グフラグをクリアしない。このときの回路各部の信号を
図２６に示す。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】０１１６

【補正方法】変更

【補正内容】

【０１１６】一方、タイマ回路１のある一定時間内（タ
イマが２度オーバーフローするまで）にクリア信号ＣＬ
２が２度実行された場合には、プログラムがサブルーチ
ンからメインルーチンへのリターンが正常に行われず、
サブルーチン内でプログラムがループし、クリア信号Ｃ
Ｌ２が再度実行され、オア回路３６の出力ＣＬは“０”
となり、図２９のウオッチドッグフラグをクリアしな
い。このときの回路各部の信号を図２７に示す。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】０１１８

【補正方法】変更

【補正内容】

【０１１８】この結果、ノア回路３４，３５の出力はそ
れぞれ“０”，“０”となるため、オア回路３６の出力
ＣＬは“０”となり、図２９のウオッチドッグフラグを
クリアしない。このときの回路各部の信号を図２８に示
す。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】０１１９

【補正方法】変更

【補正内容】

【０１１９】このようにタイマ回路１のある一定時間内
に、クリア信号（ＣＬ＝１）が出力されなければ、図２
９のウオッチドッグフラグをクリアしないため、異常を
検出してシステム全体のリセットを行う。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】０１２０

【補正方法】変更

【補正内容】

【０１２０】次に上記フラグ制御回路１１によって制御
される図２９のウオッチドッグフラグについて説明す
る。ここで、リセット信号はリセット時＝“１”であ
り、ＣＬはウオッチドッグフラグのクリア信号で、図２
３のクリア信号発生時はＣＬ＝“１”となり、ＯＦはタ
イマ回路のオーバーフロー信号で、タイマ回路１のオー
バーフロー発生時はＯＦ＝“１”となる。また、同図に
おいて、６１〜６５はノア回路、６６〜７４はインバー
タおよびクロック・ド・インバータである。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】０１２４

【補正方法】変更

【補正内容】

【０１２４】（ｄ）さらに、リセット解除後タイマ回路
が１度オーバーフローした後、図２３のクリア信号が発
生（ＣＬ＝“１”）した時には、Ｏ，Ｐ，Ｑ点は“０”
にクリアされ、Ｏ，Ｐ，Ｑ，Ｒ点は全て“０”に初期化
される。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】０１２５

【補正方法】削除

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】０１２８

【補正方法】変更

【補正内容】

【０１２８】以上のように、タイマ回路１のある一定時
間内（タイマ回路１が２度オーバーフローするまで）
に、クリア信号（ＣＬ＝１）が発生しなければ、図２９
のウオッチドッグフラグをクリアしないため、システム
の異常を検出してリセットを行う。このようにしてシス
テムが正常に動作しているかどうかを、上記の動作を繰
り返し、異常発生を監視する。

【手続補正１３】

【補正対象書類名】図面

【補正対象項目名】図２３

【補正方法】変更

【補正内容】

【図２３】

【手続補正１４】

【補正対象書類名】図面

【補正対象項目名】図３０

【補正方法】変更

【補正内容】

【図３０】

Claims

【特許請求の範囲】

【請求項１】クロックをカウントソースとするタイマ
回路と、該タイマ回路のオーバーフロー信号をラッチす
る複数のウオッチドッグフラグと、該ウオッチドッグフ
ラグの１つから出力された信号を上記タイマ回路のオー
バーフロー信号に同期して出力する同期ラッチ回路と、
該同期ラッチ回路の出力可否の制御を行うタイマ制御レ
ジスタと、上記同期ラッチ回路の出力とタイマ制御レジ
スタの出力との論理積によって、システム全体のリセッ
トを行うアンド回路とを備えた異常検出回路。
【請求項２】各ウオッチドッグフラグに、該各ウオッ
チドッグフラグの出力を選択して同期ラッチ回路へ入力
する選択回路を付加した請求項１記載の異常検出回路。
【請求項３】各ウオッチドッグフラグに、異常検出時
にどの機能による異常かを外部で判断可能にする出力バ
ッファを付加した請求項１記載の異常検出回路。
【請求項４】各ウオッチドッグフラグに、該各ウオッ
チドッグフラグの出力を選択して同期ラッチ回路へ入力
する選択回路と、異常検出時にどの機能による異常かを
外部で判断可能にする出力バッファとを付加した請求項
１記載の異常検出回路。
【請求項５】クロックをカウントソースとするタイマ
回路と、該タイマ回路のオーバーフロー信号をラッチす
る複数のウオッチドッグフラグと、該ウオッチドッグフ
ラグの各クリア信号を制御するフラグ制御回路と、１つ
のウオッチドッグフラグから出力された信号をタイマ回
路のオーバーフロー信号に同期して出力する同期ラッチ
回路と、該同期ラッチ回路の出力可否の制御を行うタイ
マ制御レジスタと、上記ラッチ回路の出力とタイマ制御
レジスタの出力との論理積によって、システム全体のリ
セットを行うアンド回路とを備えた異常検出回路。
【請求項６】各ウオッチドッグフラグに、該各ウオッ
チドッグフラグの出力を選択して同期ラッチ回路へ入力
する選択回路を付加した請求項５記載の異常検出回路。
【請求項７】各ウオッチドッグフラグに、異常検出時
にどの機能による異常かを外部で判断可能にする出力バ
ッファを付加した請求項５記載の異常検出回路。
【請求項８】各ウオッチドッグフラグに、該ウオッチ
ドッグフラグの出力を選択して同期ラッチ回路へ入力す
る選択回路と、異常検出時にどの機能による異常かを外
部で判断できるようにする出力バッファとを付加した請
求項５記載の異常検出回路。
【請求項９】クロックをカウントソースとするタイマ
回路と、該タイマ回路のオーバーフロー信号をラッチす
る複数のウオッチドッグフラグと、該各ウオッチドッグ
フラグのクリア信号を選択するクリア信号選択回路と、
１つのウオッチドッグフラグから出力された信号をタイ
マ回路のオーバーフロー信号に同期して出力する同期ラ
ッチ回路と、上記ウオッチドッグタイマの使用可否の制
御を行うタイマ制御レジスタと、上記同期ラッチ回路の
出力とタイマ制御レジスタとの論理積によって、システ
ム全体のリセットを行うアンド回路とを備えた異常検出
回路。
【請求項１０】各ウオッチドッグフラグに、該各ウオ
ッチドッグフラグの出力を選択して同期ラッチ回路へ入
力する選択回路を付加した請求項９記載の異常検出回
路。
【請求項１１】各ウオッチドッグフラグに、異常検出
時のどの機能による異常かを外部で判断可能にする出力
バッファを付加した請求項９記載の異常検出回路。
【請求項１２】各ウオッチドッグフラグに、該各ウオ
ッチドッグフラグの出力を選択して同期ラッチ回路へ入
力する選択回路と、異常検出時にどの機能による異常か
を外部で判断可能にする出力バッファとを付加した請求
項９記載の異常検出回路。
【請求項１３】クロックをカウントソースとするタイ
マ回路と、該タイマ回路のオーバーフロー信号をラッチ
する複数のウオッチドッグフラグと、該ウオッチドッグ
フラグの各一から出力された信号をタイマ回路のオーバ
ーフロー信号に同期して出力する各一の同期ラッチ回路
と、上記各ウオッチドッグタイマの使用可否の制御を行
う各一のタイマ制御レジスタと、上記各同期ラッチ回路
の出力と各タイマ制御レジスタの出力との論理積をとる
各一のアンド回路と、上記各アンド回路の出力を受けて
上記タイマ回路の一定時間内に複数の機能別に異常検出
を行い、異常となった機能のみリセットをかける機能別
リセット回路とを備えた異常検出回路。
【請求項１４】各ウオッチドッグフラグに、該各ウオ
ッチドッグフラグおよび各機能別リセット回路の組み合
わせ回路を付加した請求項１３記載の異常検出回路。
【請求項１５】各ウオッチドッグフラグに、該各ウオ
ッチドッグフラグのクリア信号を選択するクリア信号選
択回路を付加した請求項１３記載の異常検出回路。
【請求項１６】各ウオッチドッグフラグに、該各ウオ
ッチドッグフラグのクリア信号を選択するクリア信号選
択回路と、上記各ウオッチドッグフラグおよび各機能別
リセット回路の組み合わせ回路とを付加した請求項１３
記載の異常検出回路。
【請求項１７】各ウオッチドッグフラグに、該各ウオ
ッチドッグフラグの各クリア信号を制御するフラグ制御
回路と、上記各ウオッチドッグフラグおよび各機能別リ
セット回路の組み合わせ回路とを付加した請求項１３記
載の異常検出回路。
【請求項１８】各機能別リセット回路に、システム全
体のリセットを行うリセット出力選択回路を付加した請
求項１３記載の異常検出回路。
【請求項１９】各ウオッチドッグフラグに、該各ウオ
ッチドッグフラグおよび各機能別リセット回路の組み合
わせ回路を付加し、各機能別リセット回路に、システム
全体のリセットを行うリセット出力選択回路を付加した
請求項１３記載の異常検出回路。
【請求項２０】各ウオッチドッグフラグに、該各ウオ
ッチドッグフラグの各クリア信号を制御するフラグ制御
回路と、上記各ウオッチドッグフラグおよび各機能別リ
セット回路の組み合わせ回路とを付加し、各機能別リセ
ット回路に、システム全体のリセットを行うリセット出
力選択回路を付加した請求項１３記載の異常検出回路。
【請求項２１】各ウオッチドッグフラグに、該各ウオ
ッチドッグフラグのクリア信号を選択するクリア信号選
択回路を付加し、各機能別リセット回路に、システム全
体のリセットを行うリセット出力選択回路を付加した請
求項１３記載の異常検出回路。
【請求項２２】各ウオッチドッグフラグに、該各ウオ
ッチドッグフラグのクリア信号を選択するクリア信号選
択回路と、上記各ウオッチドッグフラグおよび各機能別
リセット回路の組み合わせ回路とを付加し、上記各機能
別リセット回路にシステム全体のリセットを行うリセッ
ト出力選択回路を付加した請求項１３記載の異常検出回
路。