JP2663287B2 - データプロセッサの条件を明確に評価する方法及び装置 - Google Patents
データプロセッサの条件を明確に評価する方法及び装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般にディジタルデータプロセッサに関する
ものであり、具体的には現存する条件を明示して評価す
ることを可能とするディジタルデータプロセッサの条件
を明確に評価する装置及び方法に関する。
ものであり、具体的には現存する条件を明示して評価す
ることを可能とするディジタルデータプロセッサの条件
を明確に評価する装置及び方法に関する。
一般に、ディジタルデータプロセッサは大抵の命令を
実行する結果として、命令の完了後プロセッサを構成す
るハードウェア内に存在する選択された“条件”の状態
を反映する１個以上の“条件コード”を生成する。
実行する結果として、命令の完了後プロセッサを構成す
るハードウェア内に存在する選択された“条件”の状態
を反映する１個以上の“条件コード”を生成する。
例えば、１個以上の“データオペランド”についての
演算又は論理命令を実行した結果として、プロセッサは
リザルトオペランド（result operand）がゼロならZer
o（Ｚ）、リザルトオペランドが負ならNegative
（Ｎ）、特殊演算の結果として演算ならびに論理装置
（ALU）内でオーバーフロー（overflow）が起こればOve
rflow（Ｏ）、又は、演算の結果としてALUが桁上げ信号
を与えればCarry−Out（Ｃ）というような条件コードを
評価することができる。しばしばデータオペランドをメ
モリの出入り又は作業レジスタ間の単純移動を要求する
命令を実行する結果として、データプロセッサは同一条
件コードを何度も評価することができる。典型的に、評
価された条件コードは実際に必要とするか否かにより、
“条件コードレジスタ（CCR）”又はその他に自動的に
記憶される。通常、条件コードレジスタ（CCR）の内容
は、プログラム中で後の方で実行される。“分岐（bran
ches）”又は“飛越し（jumps）”のような条件制御転
送命令によって使用される。或いはまた、この内容はデ
ータ移動命令の内の１つを使用して条件コードレジスタ
（CCR）から作業レジスタ又はメモリへ移動することが
できる。その後、個々のコードビットは必要に応じて分
離され、使用することができる。しかしながら、条件コ
ードはしばしば非常に原始的な形式を取るので、Greate
r Than（GT）、或いはLess Than又はEqual（LE）等
の、もっと役に立つ論理述語の組み立てには、通常、１
個以上の追加命令を実行することが必要とされる。
演算又は論理命令を実行した結果として、プロセッサは
リザルトオペランド（result operand）がゼロならZer
o（Ｚ）、リザルトオペランドが負ならNegative
（Ｎ）、特殊演算の結果として演算ならびに論理装置
（ALU）内でオーバーフロー（overflow）が起こればOve
rflow（Ｏ）、又は、演算の結果としてALUが桁上げ信号
を与えればCarry−Out（Ｃ）というような条件コードを
評価することができる。しばしばデータオペランドをメ
モリの出入り又は作業レジスタ間の単純移動を要求する
命令を実行する結果として、データプロセッサは同一条
件コードを何度も評価することができる。典型的に、評
価された条件コードは実際に必要とするか否かにより、
“条件コードレジスタ（CCR）”又はその他に自動的に
記憶される。通常、条件コードレジスタ（CCR）の内容
は、プログラム中で後の方で実行される。“分岐（bran
ches）”又は“飛越し（jumps）”のような条件制御転
送命令によって使用される。或いはまた、この内容はデ
ータ移動命令の内の１つを使用して条件コードレジスタ
（CCR）から作業レジスタ又はメモリへ移動することが
できる。その後、個々のコードビットは必要に応じて分
離され、使用することができる。しかしながら、条件コ
ードはしばしば非常に原始的な形式を取るので、Greate
r Than（GT）、或いはLess Than又はEqual（LE）等
の、もっと役に立つ論理述語の組み立てには、通常、１
個以上の追加命令を実行することが必要とされる。
データプロセッサは実質的に全ての命令を実行した後
に自動的にいくつかの条件を評価するため、条件コード
はすぐ次の命令によって使用されるか全く使用されない
に違いない。通常、これは許容できる制限である。とい
う理由は大部分の演算から得られる条件コードは、もし
全部としても、後続する条件分岐命令を制御するために
使用されるからである。他方、“パイプライン”プロセ
ッサでは、この制限はパイプラインの段数が増えるにつ
れ受け入れ難くなる。もしも特定の演算から生ずる条件
モードが、すぐ次の命令以上に使用されなければならな
い場合、その次の命令は条件コードを条件コードレジス
タ（CCR）から作業レジスタ又はメモリに転送しなけれ
ばならない。さもないと、最初の演算は条件コードが必
要の度毎に繰り返されなければならない。いずれの場合
でも、１個以上の追加命令は、必要な際に得られる臨界
条件コード（critical condition code）を作るために
実行されなければならない。
に自動的にいくつかの条件を評価するため、条件コード
はすぐ次の命令によって使用されるか全く使用されない
に違いない。通常、これは許容できる制限である。とい
う理由は大部分の演算から得られる条件コードは、もし
全部としても、後続する条件分岐命令を制御するために
使用されるからである。他方、“パイプライン”プロセ
ッサでは、この制限はパイプラインの段数が増えるにつ
れ受け入れ難くなる。もしも特定の演算から生ずる条件
モードが、すぐ次の命令以上に使用されなければならな
い場合、その次の命令は条件コードを条件コードレジス
タ（CCR）から作業レジスタ又はメモリに転送しなけれ
ばならない。さもないと、最初の演算は条件コードが必
要の度毎に繰り返されなければならない。いずれの場合
でも、１個以上の追加命令は、必要な際に得られる臨界
条件コード（critical condition code）を作るために
実行されなければならない。
１種類以上の実行装置（EU）を有するデータプロセッ
サでは、各装置（ユニット）に対する条件コードのフォ
ーマットと意味は通常独特のものである。単一の条件コ
ードレジスタ（CCR）に全ての条件コードを組み込むこ
とは、通常できないことはないが、その実施は実行装置
（EU）の実行時間が異なっていると複雑なスケジュール
となる。実行装置（EU）の“混合（mix）”を変更する
ことはアーキテクチャの自由をまた制限する。更に、異
なった種類の各実行装置（EU）は通常対応する条件分岐
命令セットを必要とする。この命令の著しい増加によっ
て命令のテコードはより難しくなり、コードを受信する
ため、各条件コードセットを解釈し各分岐命令の実行を
制御するハードウェアを追加する必要がある。
サでは、各装置（ユニット）に対する条件コードのフォ
ーマットと意味は通常独特のものである。単一の条件コ
ードレジスタ（CCR）に全ての条件コードを組み込むこ
とは、通常できないことはないが、その実施は実行装置
（EU）の実行時間が異なっていると複雑なスケジュール
となる。実行装置（EU）の“混合（mix）”を変更する
ことはアーキテクチャの自由をまた制限する。更に、異
なった種類の各実行装置（EU）は通常対応する条件分岐
命令セットを必要とする。この命令の著しい増加によっ
て命令のテコードはより難しくなり、コードを受信する
ため、各条件コードセットを解釈し各分岐命令の実行を
制御するハードウェアを追加する必要がある。
多重実行装置（EU）を有する他のデータプロセッサで
は、条件コードの評価は絶対的でなく、むしろ、明示要
求に応答してのみ生じる。これらデータプロセッサのあ
るものでは、“比較と分岐”命令セットは特定の論理述
語を評価することによって条件付けられた分岐により、
定義されている。他のデータプロセッサでは、“条件設
定”命令セットは、特定の論理述語の論理真値に設定さ
れているリザルトオペランドにより定義されている。再
言すれば、この結果の命令の著しい増加は余分のデコー
ドと制御論理を必要とする。
は、条件コードの評価は絶対的でなく、むしろ、明示要
求に応答してのみ生じる。これらデータプロセッサのあ
るものでは、“比較と分岐”命令セットは特定の論理述
語を評価することによって条件付けられた分岐により、
定義されている。他のデータプロセッサでは、“条件設
定”命令セットは、特定の論理述語の論理真値に設定さ
れているリザルトオペランドにより定義されている。再
言すれば、この結果の命令の著しい増加は余分のデコー
ドと制御論理を必要とする。
従って、本発明の目的は、明示命令に応答する場合の
み複数の条件を同時に評価するデータプロセッサの条件
を明確に評価する方法及び装置を提供することにある。
み複数の条件を同時に評価するデータプロセッサの条件
を明確に評価する方法及び装置を提供することにある。
本発明の別の目的は、条件が論理述語のセットのこと
ばで評価されるデータプロセッサの条件を明確に評価す
る方法及び装置を提供することにある。
ばで評価されるデータプロセッサの条件を明確に評価す
る方法及び装置を提供することにある。
本発明の別の目的は、リザルトオペランドの各々のビ
ットとしてプロセッサ内に存在する条件を使用して評価
される論理述語の各々のセットの論理真値を与えるデー
タプロセッサの条件を明確に評価する方法及び装置を提
供することにある。
ットとしてプロセッサ内に存在する条件を使用して評価
される論理述語の各々のセットの論理真値を与えるデー
タプロセッサの条件を明確に評価する方法及び装置を提
供することにある。
これらの目的は、複数の命令の各々を実行するため、
ならびに複数の命令の内の少なくとも１つの実行に応答
してリザルトオペランドを提供する実行装置（ユニッ
ト）と、複数の命令の各々の実行装置により実行を制御
する制御装置とからなるデータプロセッサにおいて達成
される。本発明に従うと、データプロセッサは、複数の
命令の内の選択された１個の命令の実行に応答するのみ
で実行装置内の条件セットを評価するための条件評価論
理を含み、かつ実行装置はリザルトオペランドとして評
価されたセットの条件を提供する。
ならびに複数の命令の内の少なくとも１つの実行に応答
してリザルトオペランドを提供する実行装置（ユニッ
ト）と、複数の命令の各々の実行装置により実行を制御
する制御装置とからなるデータプロセッサにおいて達成
される。本発明に従うと、データプロセッサは、複数の
命令の内の選択された１個の命令の実行に応答するのみ
で実行装置内の条件セットを評価するための条件評価論
理を含み、かつ実行装置はリザルトオペランドとして評
価されたセットの条件を提供する。
本発明の構成は以下に示す通りである。即ち、第１オ
ペランドと第２オペランドの排他的論理和（EXCLUSIVE
OR）を実行する第１の手段と、 第２オペランドから第１オペランドを引算して符号化
された差を提供する第２の手段と、 第１の手段及び第２の手段に結合され、第１オペラン
ドと第２オペランドが論理的に同一ならばZero（Ｚ）、
第２オペランドが第１オペランドよりも大きい場合はCa
rry（Ｃ）、差が正ならばSign（Ｓ）からなる第１セッ
トの条件コードを生成する第３の手段と、 前記第３の手段に結合され、前記第１セットの条件コ
ードを論理的に組みあわせて異なった論理述語の数の各
々の組み合わせの論理真値を示す第２セットの条件コー
ドを発生する第４の手段と、 第１オペランドが第２オペランドに等しいならばEqua
l（EQ）、第１オペランドが第２オペランドと等しくな
いならばNot Equal（NE）、第１オペランドが第２オペ
ランドよりも大きいならばGreater Than（GT）、第１
オペランドが第２オペランドよりも大きいか又は等しい
ならばGreater Than又はEqual（GE）、第１オペランド
が第２オペランドよりも小さいか又は等しいならばLess
Than又はEqual（LE）からなる第２セットの条件コー
ドをデータオペランドの各々のビットとして所定数のデ
ータレジスタ内のいずれか１つに対して提供し、後続す
る明示評価命令の実行は以前に発生された第２セットの
条件コードをオーバーライトしない第５の手段とを具
え、明示評価命令を実行可能な実行装置を備えることを
特徴とするデータプロセッサの条件を明確に評価する装
置としての構成を有する。
ペランドと第２オペランドの排他的論理和（EXCLUSIVE
OR）を実行する第１の手段と、 第２オペランドから第１オペランドを引算して符号化
された差を提供する第２の手段と、 第１の手段及び第２の手段に結合され、第１オペラン
ドと第２オペランドが論理的に同一ならばZero（Ｚ）、
第２オペランドが第１オペランドよりも大きい場合はCa
rry（Ｃ）、差が正ならばSign（Ｓ）からなる第１セッ
トの条件コードを生成する第３の手段と、 前記第３の手段に結合され、前記第１セットの条件コ
ードを論理的に組みあわせて異なった論理述語の数の各
々の組み合わせの論理真値を示す第２セットの条件コー
ドを発生する第４の手段と、 第１オペランドが第２オペランドに等しいならばEqua
l（EQ）、第１オペランドが第２オペランドと等しくな
いならばNot Equal（NE）、第１オペランドが第２オペ
ランドよりも大きいならばGreater Than（GT）、第１
オペランドが第２オペランドよりも大きいか又は等しい
ならばGreater Than又はEqual（GE）、第１オペランド
が第２オペランドよりも小さいか又は等しいならばLess
Than又はEqual（LE）からなる第２セットの条件コー
ドをデータオペランドの各々のビットとして所定数のデ
ータレジスタ内のいずれか１つに対して提供し、後続す
る明示評価命令の実行は以前に発生された第２セットの
条件コードをオーバーライトしない第５の手段とを具
え、明示評価命令を実行可能な実行装置を備えることを
特徴とするデータプロセッサの条件を明確に評価する装
置としての構成を有する。
或いはまた、第１オペランドと第２オペランドの排他
的論理和（EXCLUSIVE OR）を実行する工程と、 第２オペランドから第１オペランドを引算して符号化
された差を提供する工程と、 第１オペランドと第２オペランドが論理的に同一なら
ばZero（Ｚ）、第２オペランドが第１オペランドよりも
大きい場合はCarry（Ｃ）、差が正ならばSign（Ｓ）か
らなる第１セットの条件コードを生成する工程と、 前記第１セットの条件コードを論理的に組み合わせて
異なった論理述語の数の各々の組み合わせの論理真値を
示す第２セットの条件コードを発生する工程と、 第１オペランドが第２オペランドに等しいならばEqua
l（EQ）、第１オペランドが第２オペランドと等しくな
いならばNot Equal（NE）、第１オペランドが第２オペ
ランドよりも大きいならばGreater Than（GT）、第１
オペランドが第２オペランドよりも大きいか又は等しい
ならばGreater Than又はEqual（GE）、第１オペランド
が第２オペランドよりも小さいか又は等しいならばLess
Than又はEqual（LE）からなる第２セットの条件コー
ドをデータオペランドの各々のビットとして所定数のデ
ータレジスタの内のいずれか１つに対して提供し、後続
する明示評価命令の実行は以前に発生された第２セット
の条件コードをオーバーライトしない工程とを具え、第
１オペランドを第２オペランドに比較することを特徴と
するデータプロセッサの条件を明確に評価する方法とし
ての構成を有する。
的論理和（EXCLUSIVE OR）を実行する工程と、 第２オペランドから第１オペランドを引算して符号化
された差を提供する工程と、 第１オペランドと第２オペランドが論理的に同一なら
ばZero（Ｚ）、第２オペランドが第１オペランドよりも
大きい場合はCarry（Ｃ）、差が正ならばSign（Ｓ）か
らなる第１セットの条件コードを生成する工程と、 前記第１セットの条件コードを論理的に組み合わせて
異なった論理述語の数の各々の組み合わせの論理真値を
示す第２セットの条件コードを発生する工程と、 第１オペランドが第２オペランドに等しいならばEqua
l（EQ）、第１オペランドが第２オペランドと等しくな
いならばNot Equal（NE）、第１オペランドが第２オペ
ランドよりも大きいならばGreater Than（GT）、第１
オペランドが第２オペランドよりも大きいか又は等しい
ならばGreater Than又はEqual（GE）、第１オペランド
が第２オペランドよりも小さいか又は等しいならばLess
Than又はEqual（LE）からなる第２セットの条件コー
ドをデータオペランドの各々のビットとして所定数のデ
ータレジスタの内のいずれか１つに対して提供し、後続
する明示評価命令の実行は以前に発生された第２セット
の条件コードをオーバーライトしない工程とを具え、第
１オペランドを第２オペランドに比較することを特徴と
するデータプロセッサの条件を明確に評価する方法とし
ての構成を有する。
第１図にはアドレスバス20、制御バス22及びデータバ
ス24を介して通信する制御装置（CU）12、一対の実行装
置（EU）14a,14b、１セットのレジスタ16及びメモリ18
からなるデータプロセッサ10が開示されている。一般
に、スーパーバイザ用プログラムと利用者用プログラム
は共に、一連の命令の形式でメモリ18内に記憶される。
制御装置（CU）12は逐時、メモリ18から命令を取り出
し、実行用の実行装置（EU）14a,14bの内の適当な１つ
に配送する。命令に従い、選択された実行装置（EU）14
a,14bは特定の算術演算或いは論理演算を、選択された
“ソース”レジスタ16によって与えられる１個以上の入
力オペランドについて実行し、リザルトオペランドを選
択された“行き先”レジスタ16内に蓄積するためにリタ
ーンすることができる。このようなリザルトオペランド
は各々のレジスタ内に残され、後続する演算において使
用されるか、又は必要に応じて長期蓄積用としてメモリ
18内に移動することができる。
ス24を介して通信する制御装置（CU）12、一対の実行装
置（EU）14a,14b、１セットのレジスタ16及びメモリ18
からなるデータプロセッサ10が開示されている。一般
に、スーパーバイザ用プログラムと利用者用プログラム
は共に、一連の命令の形式でメモリ18内に記憶される。
制御装置（CU）12は逐時、メモリ18から命令を取り出
し、実行用の実行装置（EU）14a,14bの内の適当な１つ
に配送する。命令に従い、選択された実行装置（EU）14
a,14bは特定の算術演算或いは論理演算を、選択された
“ソース”レジスタ16によって与えられる１個以上の入
力オペランドについて実行し、リザルトオペランドを選
択された“行き先”レジスタ16内に蓄積するためにリタ
ーンすることができる。このようなリザルトオペランド
は各々のレジスタ内に残され、後続する演算において使
用されるか、又は必要に応じて長期蓄積用としてメモリ
18内に移動することができる。
リザルトオペランド自身において及びリザルトオペラ
ンド自身についの重要性に加えて、リザルトオペランド
の特定の性質は演算が完了した時の特定の実行装置（E
U）14a,14bの条件から決定される。例えば、リザルトオ
ペランドがZero（Ｚ）に等しかったことを知ることはし
ばしば便利である。同様に、リザルトオペランドの符号
（Ｓ）は通常重要である。ある状況下では桁上げ（Ｃ）
がもし特定の算術演算のリザルトとして起こったことを
知るのは全く有用である。この種の“条件コード”を使
用するとプログラムの流れ、誤り条件、その他に関して
決定を行うことができる。しかし、これら簡単な条件コ
ードを更に有用な論理述語を評価するために使用するこ
とによって、決定過程は簡易化される。
ンド自身についの重要性に加えて、リザルトオペランド
の特定の性質は演算が完了した時の特定の実行装置（E
U）14a,14bの条件から決定される。例えば、リザルトオ
ペランドがZero（Ｚ）に等しかったことを知ることはし
ばしば便利である。同様に、リザルトオペランドの符号
（Ｓ）は通常重要である。ある状況下では桁上げ（Ｃ）
がもし特定の算術演算のリザルトとして起こったことを
知るのは全く有用である。この種の“条件コード”を使
用するとプログラムの流れ、誤り条件、その他に関して
決定を行うことができる。しかし、これら簡単な条件コ
ードを更に有用な論理述語を評価するために使用するこ
とによって、決定過程は簡易化される。
本発明によると、条件評価は、“暗黙”（implici
t）”ではない。即ち、実行装置（EU）14a,14bのどれも
がその条件をも正規の算術又は論理演算を実施するため
の結果として評価していない。代わりに、条件の評価は
“明示（explicit）”である。即ち、即ち、実行装置
（EU）14a,14bの１個が、その実行装置（EU）に特定の
“条件評価（EVALUATE）”命令を実行するのに応答して
のみ条件を評価する。好ましい形式では、評価は論理述
語セットの論理真値を決定することで成り立っている。
これらの値はそこでリザルトオペランドの各々の対応ビ
ットに“収容”され、特定の行き先レジスタ16へ復帰
（リターン）される。簡単な“ビット値上の分岐”命令
を使用する各論理述語の論理真値に基づいて決定が行わ
れる。或いはまた、１個以上のビットはその先の更なる
処理又は割り当てのために抽出され分離される。
t）”ではない。即ち、実行装置（EU）14a,14bのどれも
がその条件をも正規の算術又は論理演算を実施するため
の結果として評価していない。代わりに、条件の評価は
“明示（explicit）”である。即ち、即ち、実行装置
（EU）14a,14bの１個が、その実行装置（EU）に特定の
“条件評価（EVALUATE）”命令を実行するのに応答して
のみ条件を評価する。好ましい形式では、評価は論理述
語セットの論理真値を決定することで成り立っている。
これらの値はそこでリザルトオペランドの各々の対応ビ
ットに“収容”され、特定の行き先レジスタ16へ復帰
（リターン）される。簡単な“ビット値上の分岐”命令
を使用する各論理述語の論理真値に基づいて決定が行わ
れる。或いはまた、１個以上のビットはその先の更なる
処理又は割り当てのために抽出され分離される。
一般に、EVALUATE命令は、多数の形式の内のいずれか
を取ることが許される。例えば、多重実行装置（EU）14
a,14bが存在すると、一般的な形式は次のようになる。
即ち、 COMPARE:Sx,Sy,Dz,EU ここで Sx,Sy＝評価される入力オペランドのポインタ。通常は レジスタ内にある。
を取ることが許される。例えば、多重実行装置（EU）14
a,14bが存在すると、一般的な形式は次のようになる。
即ち、 COMPARE:Sx,Sy,Dz,EU ここで Sx,Sy＝評価される入力オペランドのポインタ。通常は レジスタ内にある。
Dz＝リザルトオペランドの行き先ポインタ。通常はレジ スタ内にある。
EU＝評価を実行するため選択された実行装置（EU）14a, 14bの内の特定の１個のポインタ。
単一実行装置（EU）のみが利用される場合には、形式
は次のように縮小される。
は次のように縮小される。
COMPARE:Sx,Sy,Dz ここで Sx,Sy＝評価される入力オペランドのポインタ。通常は レジスタ内にある。
Dz＝リザルトオペランドの行き先ポインタ。通常はレジ スタ内にある。
プリミティブ（primitive）EVALUATE命令は次の形式を
取ってもよい。
取ってもよい。
EVALUATE:Sx,Dz ここで Sx＝評価される入力オペランドのポインタ。通常はレジ スタ内にある。
Dz＝リザルトオペランドの行き先ポインタ。通常はレジ スタ内にある。
もちろん、プリミティブ（primitive）EVALUATE命令
は、もしも入力オペランドの内の１つがZero（０）とな
されるならば、包括的な形式を使用して実行できる。
は、もしも入力オペランドの内の１つがZero（０）とな
されるならば、包括的な形式を使用して実行できる。
一般に、各実行装置（EU）14a,14bは、単一形式のオ
ペランド、例えば整数形式又は揺動小数点形式のオペラ
ンド上で演算する。しかしながら、包括的な形式は混合
オペランドの形式上で演算がてきる実行装置（EU）14a,
14bの１つに対して同等に適用可能である。
ペランド、例えば整数形式又は揺動小数点形式のオペラ
ンド上で演算する。しかしながら、包括的な形式は混合
オペランドの形式上で演算がてきる実行装置（EU）14a,
14bの１つに対して同等に適用可能である。
好ましい形式では、整数形式のEVALUATE命令は多数の
異なる論理述語を評価し、各々の論理真値を、次に示す
ように、リザルトオペランドの各ビットとしてリターン
する。
異なる論理述語を評価し、各々の論理真値を、次に示す
ように、リザルトオペランドの各ビットとしてリターン
する。
ここで EQ:もしもSx＝＝Syの場合かつその場合のみ論理真値 （ｌ） NE:もしもSx!＝Syの場合かつその場合のみ論理真値 （ｌ） GT:もしもSx＞Syの場合かつその場合のみ論理真値 （ｌ） LE:もしもSx＜＝Syの場合かつその場合のみ論理真値 （ｌ） LT:もしもSx＞Syの場合かつその場合のみ論理真値 （ｌ） Ｇ ：もしもSx＞＝Syの場合かつその場合のみ論理真値 （ｌ） HI:もしもSxU＞Syの場合かつその場合のみ論理真値 （ｌ） LS:もしもSxU＜＝Syの場合かつその場合のみ論理真値 （ａ） LO:もしもSxU＜Syの場合かつその場合のみ論理真値 （ｌ） HS:もしもSxU＞＝Syの場合かつその場合のみ論理真値 （ｌ） Ｕは符号化されない比較を意味する。
第２図には、EVALUATE命令の内のいずれかの形式の命
令を実行可能な実行装置（EU）14aの好ましい実施例が
示されている。一般的に、第１入力オペランドOP1と第
２入力オペランドOP2は、各々同時に演算装置（AU）26
と論理装置（LU）28の両方に入力される。演算装置（A
U）26において、両方の入力オペランドは要求通り同一
幅、例えば32ビットに拡張されたゼロである。そこで拡
張されたオペランドOP2は拡張されたオペランドOP1から
引算され、差の符号（Ｓ）及び桁上げ（Ｃ）が起こる場
合を決定する。同時に、論理装置（LU）28において、入
力オペランドはビット毎に論理EXCLUSIVE ORが取られ
る。論理装置（LU）28の32ビットの出力はORゲート30へ
入力され、両方のオペランドが論理的に同等ならば、Ze
ro（Ｚ）信号を主張する。評価（EVAL）論理回路32は、
個別の論理回路或いはPLAにおいて実施されるが、Ｃ、
Ｓ、Ｚ信号を以下のように結合する。即ち、 EQ＝＝Ｚ NE＝＝Ｚ＊ GT＝＝Ｓ＊ ＆ Z＊ LE＝＝Ｓ＋Ｚ LT＝＝Ｓ GE＝＝Ｓ＊ HI＝＝Ｃ＊ ＆ Z＊ LS＝＝Ｃ＋Ｚ LO＝＝Ｃ HS＝＝Ｃ＊ ここで ＊＝＞反転論理 ＆＝＞AND論理 ＋＝＞OR論理 好ましい形式では、浮動小数点形式のEVALUATE命令は
多数の異なる論理述語を評価し、以下に示す如く、各々
の論理真値をリザルオペランドの各ビットとして復帰
（リターン）させる。
令を実行可能な実行装置（EU）14aの好ましい実施例が
示されている。一般的に、第１入力オペランドOP1と第
２入力オペランドOP2は、各々同時に演算装置（AU）26
と論理装置（LU）28の両方に入力される。演算装置（A
U）26において、両方の入力オペランドは要求通り同一
幅、例えば32ビットに拡張されたゼロである。そこで拡
張されたオペランドOP2は拡張されたオペランドOP1から
引算され、差の符号（Ｓ）及び桁上げ（Ｃ）が起こる場
合を決定する。同時に、論理装置（LU）28において、入
力オペランドはビット毎に論理EXCLUSIVE ORが取られ
る。論理装置（LU）28の32ビットの出力はORゲート30へ
入力され、両方のオペランドが論理的に同等ならば、Ze
ro（Ｚ）信号を主張する。評価（EVAL）論理回路32は、
個別の論理回路或いはPLAにおいて実施されるが、Ｃ、
Ｓ、Ｚ信号を以下のように結合する。即ち、 EQ＝＝Ｚ NE＝＝Ｚ＊ GT＝＝Ｓ＊ ＆ Z＊ LE＝＝Ｓ＋Ｚ LT＝＝Ｓ GE＝＝Ｓ＊ HI＝＝Ｃ＊ ＆ Z＊ LS＝＝Ｃ＋Ｚ LO＝＝Ｃ HS＝＝Ｃ＊ ここで ＊＝＞反転論理 ＆＝＞AND論理 ＋＝＞OR論理 好ましい形式では、浮動小数点形式のEVALUATE命令は
多数の異なる論理述語を評価し、以下に示す如く、各々
の論理真値をリザルオペランドの各ビットとして復帰
（リターン）させる。
全ての算術演算はIEEE P754標準に従って実行され
る。
る。
ここに NC:SxとSyが同等でない場合かつ同等でない場合のみ論 理真値（ｌ） CP:SxとSyが同等でない場合かつ同等でない場合のみ論 理真値（ｌ） BQ:Sx＝＝Syの場合かつその場合のみ論理真値（ｌ） NE:Sx!＝Syの場合かつその場合のみ論理真値（ｌ） GT:Sx＞＝Syの場合かつその場合のみ論理真値（ｌ） LE:Sx＜＝Syの場合かつその場合のみ論理真値（ｌ） LT:Sx＜Syの場合かつその場合のみ論理真値（ｌ） GE:Sx＞＝Syの場合かつその場合のみ論理真値（ｌ） HI:Sy＞０かつ（（Sx＞Sy）又は（Sx＜０））の場合か つその場合のみ論理真値（Ｉ） LS:Sy＞０かつ（（Sx＜Sy）かつ（Sx＞０））の場合か つその場合のみ論理真値（Ｉ） LO:Sy＞０かつ（（Sx＜Sy）かつ（Sx＞０））の場合か つその場合のみ論理真値（Ｉ） HS:Sy＞０かつ（（Sx＞Sy）又は（Sx＜０））の場合か つその場合のみ論理真値（Ｉ） 関心のある条件は１個以上の入力オペランドに関係し
ているが、EVALUATE命令はこのような条件に限定される
ものではない。例えば、ある実行装置（EU）14a,14bに
おいては、パリティのようなオペランドに関係しない他
の条件が関心があることもありうる。望ましい場合に
は、オペランド従属条件に与えられていないリザルトオ
ペランドの複数のビットがあるにしても、オペランド従
属条件がそれらビットにおいて評価されかつ与えられる
と同時にオペランド独立条件が評価される。
ているが、EVALUATE命令はこのような条件に限定される
ものではない。例えば、ある実行装置（EU）14a,14bに
おいては、パリティのようなオペランドに関係しない他
の条件が関心があることもありうる。望ましい場合に
は、オペランド従属条件に与えられていないリザルトオ
ペランドの複数のビットがあるにしても、オペランド従
属条件がそれらビットにおいて評価されかつ与えられる
と同時にオペランド独立条件が評価される。
第１図は本発明のデータプロセッサの条件を明確に評価
する方法及び装置が適用されるデータプロセッサのブロ
ック構成図を示す。 第２図は第１図の実行装置内においてEVALUATE命令を実
行するための、データプロセッサの条件を明確に評価す
る方法及び装置の好ましい実施例の構成図を示す。 10……データプロセッサ 12……制御装置（CU） 14a,14b……実行装置（EU） 16……レジスタ（セット） 18……メモリ 20……アドレスバス 22……制御バス 24……データバス 26……演算装置（AU） 28……論理装置（LU） 30……ORゲート 32……評価（EVAL）論理回路 OP1,OP2……第1,第２入力オペランド
する方法及び装置が適用されるデータプロセッサのブロ
ック構成図を示す。 第２図は第１図の実行装置内においてEVALUATE命令を実
行するための、データプロセッサの条件を明確に評価す
る方法及び装置の好ましい実施例の構成図を示す。 10……データプロセッサ 12……制御装置（CU） 14a,14b……実行装置（EU） 16……レジスタ（セット） 18……メモリ 20……アドレスバス 22……制御バス 24……データバス 26……演算装置（AU） 28……論理装置（LU） 30……ORゲート 32……評価（EVAL）論理回路 OP1,OP2……第1,第２入力オペランド
フロントページの続き (72)発明者 ジエームス・エー・クリンサーン アメリカ合衆国テキサス州78749，オー スチン，チヤツクワゴン・トレイル, 7003番 (56)参考文献 特開 昭60−43751（ＪＰ，Ａ) 特開 昭54−34730（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１オペランドと第２オペランドの排他的
論理和（EXCLUSIVE OR）を実行する第１の手段と、 第２オペランドから第１オペランドを引算して符号化さ
れた差を提供する第２の手段と、 第１の手段及び第２の手段に結合され、第１オペランド
と第２オペランドが論理的に同一ならばZero（Ｚ）、第
２オペランドが第１オペランドよりも大きい場合はCarr
y（Ｃ）、差が正ならばSign（Ｓ）からなる第１セット
の条件コードを生成する第３の手段と、 前記第３の手段に結合され、前記第１セットの条件コー
ドを論理的に組み合わせて異なった論理述語の数の各々
の組み合わせの論理真値を示す第２セットの条件コード
を発生する第４の手段と、 第１オペランドが第２オペランドに等しいならばEqual
（EQ）、第１オペランドが第２オペランドと等しくない
ならばNot Equal（NE）、第１オペランドが第２オペラ
ンドよりも大きいならばGreater Than（GT）、第１オ
ペランドが第２オペランドよりも大きいか又は等しいな
らばGreater Than又はEqual（GE）、第１オペランドが
第２オペランドよりも小さいか又は等しいならばLess
Than又はEqual（LE）からなる第２セットの条件コード
をデータオペランドの各々のビットとして所定数のデー
タレジスタ内のいずれか１つに対して提供し、後続する
明示評価命令の実行は以前に発生された第２セットの条
件コードをオーバーライトしない第５の手段とを具え、
明示評価命令を実行可能な実行装置を備えることを特徴
とするデータプロセッサの条件を明確に評価する装置。 - 【請求項２】第１オペランドと第２オペランドの排他的
論理和（EXCLUSIVE OR）を実行する工程と、 第２オペランドから第１オペランドを引算して符号化さ
れた差を提供する工程と、 第１オペランドと第２オペランドが論理的に同一ならば
Zero（Ｚ）、第２オペランドが第１オペランドよりも大
きい場合はCarry（Ｃ）、差が正ならばSign（Ｓ）から
なる第１セットの条件コードを生成する工程と、 前記第１セットの条件コードを論理的に組み合わせて異
なった論理述語の数の各々の組み合わせの論理真値を示
す第２セットの条件コードを発生する工程と、 第１オペランドが第２オペランドに等しいならばEqual
（EQ）、第１オペランドが第２オペランドと等しくない
ならばNot Equal（NE）、第１オペランドが第２オペラ
ンドよりも大きいならばGreater Than（GT）、第１オ
ペランドが第２オペランドよりも大きいか又は等しいな
らばGreater Than又はEqual（GE）、第１オペランドが
第２オペランドよりも小さいか又は等しいならばLess
Than又はEqual（LE）からなる第２セットの条件コード
をデータオペランドの各々のビットとして所定数のデー
タレジスタの内のいずれか１つに対して提供し、後続す
る明示評価命令の実行は以前に発生された第２セットの
条件コードをオーバーライトしない工程とを具え、第１
オペランドを第２オペランドに比較することを特徴とす
るデータプロセッサの条件を明確に評価する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US112,597 | 1987-10-26 | ||
| US07/112,597 US4914581A (en) | 1987-10-26 | 1987-10-26 | Method and apparatus for explicitly evaluating conditions in a data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01163836A JPH01163836A (ja) | 1989-06-28 |
| JP2663287B2 true JP2663287B2 (ja) | 1997-10-15 |
Family
ID=22344793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63270584A Expired - Lifetime JP2663287B2 (ja) | 1987-10-26 | 1988-10-26 | データプロセッサの条件を明確に評価する方法及び装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4914581A (ja) |
| EP (1) | EP0313817B1 (ja) |
| JP (1) | JP2663287B2 (ja) |
| KR (1) | KR970004474B1 (ja) |
| DE (1) | DE3855124T2 (ja) |
| HK (1) | HK1000738A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68927218T2 (de) * | 1988-10-18 | 1997-02-06 | Hewlett Packard Co | Verfahren und Vorrichtung für Zustandskode in einem Zentralprozessor |
| US6000028A (en) * | 1996-01-29 | 1999-12-07 | Digital Equipment Corporation | Means and apparatus for maintaining condition codes in an unevaluated state |
| US6223278B1 (en) * | 1998-11-05 | 2001-04-24 | Intel Corporation | Method and apparatus for floating point (FP) status word handling in an out-of-order (000) Processor Pipeline |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434730A (en) * | 1977-08-24 | 1979-03-14 | Mitsubishi Electric Corp | Arithmetic unit |
| US4348722A (en) * | 1980-04-03 | 1982-09-07 | Motorola, Inc. | Bus error recognition for microprogrammed data processor |
| US4509116A (en) * | 1982-04-21 | 1985-04-02 | Digital Equipment Corporation | Special instruction processing unit for data processing system |
| JPS5979350A (ja) * | 1982-10-29 | 1984-05-08 | Toshiba Corp | 浮動小数点演算装置 |
| JPS59125441A (ja) * | 1982-12-30 | 1984-07-19 | Fujitsu Ltd | デ−タ処理装置 |
| JPS6043751A (ja) * | 1983-08-18 | 1985-03-08 | Hitachi Ltd | 情報処理装置 |
| EP0168406B1 (en) * | 1984-01-03 | 1991-04-24 | Motorola, Inc. | Floating point condition code generation |
| US4683546A (en) * | 1984-01-03 | 1987-07-28 | Motorola, Inc. | Floating point condition code generation |
| US4779218A (en) * | 1985-09-04 | 1988-10-18 | Jauch Jeremy P | Complex arithmetic unit |
| US4777613A (en) * | 1986-04-01 | 1988-10-11 | Motorola Inc. | Floating point numeric data processor |
-
1987
- 1987-10-26 US US07/112,597 patent/US4914581A/en not_active Expired - Lifetime
-
1988
- 1988-09-22 DE DE3855124T patent/DE3855124T2/de not_active Expired - Fee Related
- 1988-09-22 EP EP88115598A patent/EP0313817B1/en not_active Expired - Lifetime
- 1988-10-25 KR KR1019880013891A patent/KR970004474B1/ko not_active IP Right Cessation
- 1988-10-26 JP JP63270584A patent/JP2663287B2/ja not_active Expired - Lifetime
-
1997
- 1997-12-01 HK HK97102290A patent/HK1000738A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3855124T2 (de) | 1996-10-02 |
| US4914581A (en) | 1990-04-03 |
| EP0313817B1 (en) | 1996-03-20 |
| EP0313817A2 (en) | 1989-05-03 |
| JPH01163836A (ja) | 1989-06-28 |
| HK1000738A1 (en) | 1998-04-24 |
| EP0313817A3 (en) | 1991-02-06 |
| DE3855124D1 (de) | 1996-04-25 |
| KR970004474B1 (ko) | 1997-03-28 |
| KR890007164A (ko) | 1989-06-19 |
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