JPS5953940A - 倍精度演算回路 - Google Patents
倍精度演算回路Info
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- JPS5953940A JPS5953940A JP57164471A JP16447182A JPS5953940A JP S5953940 A JPS5953940 A JP S5953940A JP 57164471 A JP57164471 A JP 57164471A JP 16447182 A JP16447182 A JP 16447182A JP S5953940 A JPS5953940 A JP S5953940A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/3816—Accepting numbers of variable word length
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１−籏ｖ、ｖ度演１≠回路お１１？精度調整回
路とから４７Ｎ成され、倍精度加算及び減算を実行可能
（こしたことを特徴とする倍精度演算回路に関するもの
である。
路とから４７Ｎ成され、倍精度加算及び減算を実行可能
（こしたことを特徴とする倍精度演算回路に関するもの
である。
従来、データフロー）８理装置ｆこおけるプロセッサモ
ジュール（こおいて、カロイ及びｆ友ｒｌを陪ｊ青ｆ仄
で行う場合、弔梢度ｒυ２倍の入力データに対し１ｆｆ
ｌ ：１月をとらねばならず、多大のハードウェア清か
必要であった。
ジュール（こおいて、カロイ及びｆ友ｒｌを陪ｊ青ｆ仄
で行う場合、弔梢度ｒυ２倍の入力データに対し１ｆｆ
ｌ ：１月をとらねばならず、多大のハードウェア清か
必要であった。
画像演算などの場合、そのアドレス計算及びヒストグラ
ム演算などの目的のためｌこしばしば陪４清度演算が必
要となった。こイ′１．を実現する方法としてビット巾
を広げる、ソ７ ＋−ウェア的に演算するなどの方法が
用いられできた。ビットＩ１１を広げると、回路全体の
規模が大きくなってしまい、コストの上昇も避けられず
、回路の実秤上でもビン数やコネクタの問題をひき起こ
す。
ム演算などの目的のためｌこしばしば陪４清度演算が必
要となった。こイ′１．を実現する方法としてビット巾
を広げる、ソ７ ＋−ウェア的に演算するなどの方法が
用いられできた。ビットＩ１１を広げると、回路全体の
規模が大きくなってしまい、コストの上昇も避けられず
、回路の実秤上でもビン数やコネクタの問題をひき起こ
す。
ソフトウェア的１こ演算する場合はプログラムｌこ負担
をかけ、演算実行時間も大きくなる、本発明の目的は、
単精度演算回路と倍精度調整回路とから構成し、ハード
ウェア量を比較的少なく抑えると共に、パイプライン方
式を採用し、演算実行時間を小さくすることを可能（こ
した倍精度演算回路を提供することｆこある。
をかけ、演算実行時間も大きくなる、本発明の目的は、
単精度演算回路と倍精度調整回路とから構成し、ハード
ウェア量を比較的少なく抑えると共に、パイプライン方
式を採用し、演算実行時間を小さくすることを可能（こ
した倍精度演算回路を提供することｆこある。
本発明は、倍精度データの上位側データ値と、符号やフ
ォーマットの統一などの倍精度調整を行うことを特徴と
する。
ォーマットの統一などの倍精度調整を行うことを特徴と
する。
本発明の倍精度演算回路は演算の種Ｍ及び入力データ値
を貯えておく入力レジスタと、単Ｍｌ＆加減算及び倍精
度データの上位側と下位番すデータ値の符号、表示フォ
ーマットの統一、繰上り繰下り処理などの倍精度調整を
？〕う演算部と、前記演算部の出力結果を一時的に貯え
ておく出力レジスタと、パイプラインクロック、リセッ
ト信−号ヲ入力とし、前段の回路にビジークー号を出力
″ｙ−６と伴に前記入力レジスタ、前記演算部、前記出
力レジスタに対しクロックパルス及び制御信号を送る制
御回路とから構成される。
を貯えておく入力レジスタと、単Ｍｌ＆加減算及び倍精
度データの上位側と下位番すデータ値の符号、表示フォ
ーマットの統一、繰上り繰下り処理などの倍精度調整を
？〕う演算部と、前記演算部の出力結果を一時的に貯え
ておく出力レジスタと、パイプラインクロック、リセッ
ト信−号ヲ入力とし、前段の回路にビジークー号を出力
″ｙ−６と伴に前記入力レジスタ、前記演算部、前記出
力レジスタに対しクロックパルス及び制御信号を送る制
御回路とから構成される。
以上本発明の構成について述べたが、その詳細について
は以下の図面に示す実施例をもって説明する。
は以下の図面に示す実施例をもって説明する。
＠Ｘ図は本発明（こおける倍精度演算回路のシステムブ
ロック図である。図において１は入力レジスタ、２は演
算部、３は出力レジスタ、４はフリラフ０フ０ツブ、５
．６は論理積ゲート、７は論理否定ゲートであり、１１
は入力信号、１２１Ｊ入力データ値＃１の絶対値、１３
は入力データ値＃２の絶対値、１４は入力データ値＃ｌ
の符号、１５は入力データ値＃２の符号、１６は単精度
・倍精度切換信号、１７ｉ；を加算及・減算指定イｇ号
、１８は演算結果、１９は出力信号、２０ｉ：！パイプ
ラインクロック、２１は第１出力・第２出力切（負信号
、２２はリセット信号、２３はビジー信号、２４は入力
ラッチ１のラッチパルスである。
ロック図である。図において１は入力レジスタ、２は演
算部、３は出力レジスタ、４はフリラフ０フ０ツブ、５
．６は論理積ゲート、７は論理否定ゲートであり、１１
は入力信号、１２１Ｊ入力データ値＃１の絶対値、１３
は入力データ値＃２の絶対値、１４は入力データ値＃ｌ
の符号、１５は入力データ値＃２の符号、１６は単精度
・倍精度切換信号、１７ｉ；を加算及・減算指定イｇ号
、１８は演算結果、１９は出力信号、２０ｉ：！パイプ
ラインクロック、２１は第１出力・第２出力切（負信号
、２２はリセット信号、２３はビジー信号、２４は入力
ラッチ１のラッチパルスである。
入力レジスタｌは、ラッチパルス２４ｉこヨリ入力信号
１１をラッチし、その出力１２〜１７は演算部２の入力
となる。ラッチパルス２４はパイプラインクロック２０
とビジー信号２３の否定との論理積で与えられ、ビジー
の間Ｔなわち出力データ＃２が出力中の場合には入力レ
ジスタ１に入力信号１１％ラッチせず以前のデータをそ
のまま保持しておく。入力データ値＃ｌはその絶対値１
２と符号１４により表オ）される整数で、符号つき絶対
値表示である。入力データ値＃２もＪ：様（こ、絶対値
１３と符号１５４こより表わされる。符号１４．１５は
データ値が正の場合は０″、負の場合は１”で表わされ
る。単精度・倍精度切換信号１６は演算部２における演
算指定が単精度の場合はθ″、倍精度調整の場合は１″
である。加算・減算指定信号１７は演算部２における演
算指定が力ロ算である場合は”０″、減算である場合は
１″である。演算部２では信号１２〜１７．２１を入力
し、単精度あるいは倍精度調整の演算を行い、演算結果
１８を出力する。演算結果１８はパイプラインクロック
２０により出力レジスタ３にラッチされる。出力信号１
９は出力レジスタ３の出力であり、次のパイプラインス
テージに送られる。）＋１ツブフロツプ４はゲート５．
６．７と共に制御回路をｈ育成し、倍ｎ度調整のときの
第２出力目すなわらビジー状態を示すビジー信号２３そ
パイプラインステージの前段の回路へ出力し、リセット
信号２２１こよりＩＩ上セツトれ、パイプライングロッ
ク信号２０＋こよりビジー信号２３の否定信号がサンプ
ルされる。和し、ｍ精＋Ｖ！１１算の場合は通常１出力
なので、ビジー状態は生じ７ｊい。ゲート５の−１の入
力はパイプラインクロックイご号２０であり、もう−万
はビジー信号２３のゲート７による否定信号である。ゲ
ート６は止悄度・倍精度切換信号１６とビジーイｇ号２
３の否定信号の論理積を七りフリップクロップ４のデー
タ人力となる。
１１をラッチし、その出力１２〜１７は演算部２の入力
となる。ラッチパルス２４はパイプラインクロック２０
とビジー信号２３の否定との論理積で与えられ、ビジー
の間Ｔなわち出力データ＃２が出力中の場合には入力レ
ジスタ１に入力信号１１％ラッチせず以前のデータをそ
のまま保持しておく。入力データ値＃ｌはその絶対値１
２と符号１４により表オ）される整数で、符号つき絶対
値表示である。入力データ値＃２もＪ：様（こ、絶対値
１３と符号１５４こより表わされる。符号１４．１５は
データ値が正の場合は０″、負の場合は１”で表わされ
る。単精度・倍精度切換信号１６は演算部２における演
算指定が単精度の場合はθ″、倍精度調整の場合は１″
である。加算・減算指定信号１７は演算部２における演
算指定が力ロ算である場合は”０″、減算である場合は
１″である。演算部２では信号１２〜１７．２１を入力
し、単精度あるいは倍精度調整の演算を行い、演算結果
１８を出力する。演算結果１８はパイプラインクロック
２０により出力レジスタ３にラッチされる。出力信号１
９は出力レジスタ３の出力であり、次のパイプラインス
テージに送られる。）＋１ツブフロツプ４はゲート５．
６．７と共に制御回路をｈ育成し、倍ｎ度調整のときの
第２出力目すなわらビジー状態を示すビジー信号２３そ
パイプラインステージの前段の回路へ出力し、リセット
信号２２１こよりＩＩ上セツトれ、パイプライングロッ
ク信号２０＋こよりビジー信号２３の否定信号がサンプ
ルされる。和し、ｍ精＋Ｖ！１１算の場合は通常１出力
なので、ビジー状態は生じ７ｊい。ゲート５の−１の入
力はパイプラインクロックイご号２０であり、もう−万
はビジー信号２３のゲート７による否定信号である。ゲ
ート６は止悄度・倍精度切換信号１６とビジーイｇ号２
３の否定信号の論理積を七りフリップクロップ４のデー
タ人力となる。
第２図、第３図、第４図は第１図における演算部２の詳
細なブロック図である。
細なブロック図である。
第２図はゼロ検出回路を示すブロック図である。
図において３１．３２はゼロ検出（ｑ号である。本回路
は第１図ｆこおける入力データ値＃ｌの絶対値１２と、
入力データ値＃２の絶対値１３の値がゼ口であるか否か
を検出し、ゼロであるときに１″、ゼロでないときにパ
０″をゼロの検出信号３１．３２として出力する）絶対
値信号１２．１３は例えば各々１６ビツトの信号であり
、これらが全て０”のときＮ Ｉ ＩＩが出力される、 ｙ、３図は演算制御信号発生回路を示すブロック図であ
る。図において４１は加算減算切換信号、４２は大小比
較出力信号、４３は大小比較器である。加算減算切換信
号４１は第１図における加算・減算指定信号１７とは異
なり、第１図における演算部２１こおいて実際に加算を
行なうか減算を行なうかを切換えるための信号であり、
本発明の回路では前記したように符号つき絶対値表示を
用いているので、指定された演算と実際に実行される演
算とは符号の影響により一般に異なっているため、加算
減算切換信号４１は図のように単精度・倍精度切換信号
１６と、入力データ値＃１の符号１４と入力データ値＃
２の符号１５と加算・減算指定１耳号１７とから生成さ
れる。大小比較器４３は入力データ値＃１の絶対値１２
と入力データ値＃２の絶対値１３とを比較し、入力デー
タ値＃１の絶対値１２の値が入力データ値＃２の絶対値
１３の値よりも小さい時″１”、そうでないときｔｃ”
ｏ”である大小比較出力信号４２そ生成する。
は第１図ｆこおける入力データ値＃ｌの絶対値１２と、
入力データ値＃２の絶対値１３の値がゼ口であるか否か
を検出し、ゼロであるときに１″、ゼロでないときにパ
０″をゼロの検出信号３１．３２として出力する）絶対
値信号１２．１３は例えば各々１６ビツトの信号であり
、これらが全て０”のときＮ Ｉ ＩＩが出力される、 ｙ、３図は演算制御信号発生回路を示すブロック図であ
る。図において４１は加算減算切換信号、４２は大小比
較出力信号、４３は大小比較器である。加算減算切換信
号４１は第１図における加算・減算指定信号１７とは異
なり、第１図における演算部２１こおいて実際に加算を
行なうか減算を行なうかを切換えるための信号であり、
本発明の回路では前記したように符号つき絶対値表示を
用いているので、指定された演算と実際に実行される演
算とは符号の影響により一般に異なっているため、加算
減算切換信号４１は図のように単精度・倍精度切換信号
１６と、入力データ値＃１の符号１４と入力データ値＃
２の符号１５と加算・減算指定１耳号１７とから生成さ
れる。大小比較器４３は入力データ値＃１の絶対値１２
と入力データ値＃２の絶対値１３とを比較し、入力デー
タ値＃１の絶対値１２の値が入力データ値＃２の絶対値
１３の値よりも小さい時″１”、そうでないときｔｃ”
ｏ”である大小比較出力信号４２そ生成する。
第４図は第１図における演算部２の一部であり、第１図
１こおける信号１２〜１７．２１と第２図における信号
３１，３２と第３図（こおける信号４１．４２とを入力
し、演算を行なって、第１図における信号１８を得る。
１こおける信号１２〜１７．２１と第２図における信号
３１，３２と第３図（こおける信号４１．４２とを入力
し、演算を行なって、第１図における信号１８を得る。
図において５１〜５４，５６〜６ｏはマルチプレクサ、
５５は加減算器、６１〜６３はイぎ号である。マルチプ
レクサ５１は入力データ値＃ｌの絶対値１２と数値゛１
”とを入力とし、第１出力・第２出力切換信号２１の値
が°゛Ｏ″の時は前者を、”１″の時は後者を選択し、
マルチプレクサ５２へ出カスる。マルチプレクサ５３は
数値ＩＩ Ｑ ＩＩと入力データ値＃２の絶対値１３と
を入力とし、信号２１の値が０”の時は前者を、ｎ１１
″の時は後者を選択し、マルチプレクサ５４へ出力する
。
５５は加減算器、６１〜６３はイぎ号である。マルチプ
レクサ５１は入力データ値＃ｌの絶対値１２と数値゛１
”とを入力とし、第１出力・第２出力切換信号２１の値
が°゛Ｏ″の時は前者を、”１″の時は後者を選択し、
マルチプレクサ５２へ出カスる。マルチプレクサ５３は
数値ＩＩ Ｑ ＩＩと入力データ値＃２の絶対値１３と
を入力とし、信号２１の値が０”の時は前者を、ｎ１１
″の時は後者を選択し、マルチプレクサ５４へ出力する
。
マルチプレクサ５２は、マルチプレクサ５１の出力信号
とマルチプレクサ５６の出力信号とを入力とし、Ｉ修鞘
度・倍精度切換信号１６の値が′０”のときは前者を、
１″のときは後者を選択し加減？ｖ藩５５へ出力する。
とマルチプレクサ５６の出力信号とを入力とし、Ｉ修鞘
度・倍精度切換信号１６の値が′０”のときは前者を、
１″のときは後者を選択し加減？ｖ藩５５へ出力する。
マルチプレクサ５４は、マルチプレクサ５３の出力信号
とマルチプレクサ５７の出力信号を入力とし、信号１６
の値が０”のおきは前者を、１′のときは後者を選択し
加減算器５５へ出力する。加減算器５５はマルチプレク
サ５２の出力信号と、マルチプレクサ５４の出力信号と
を入力とし、これらの間で加算減算切換え信号４１の値
が０″のときは加算を、ｌ”のときは減算を行ない、マ
ルチプレクサ５９へ出力ｆる〇 マルチプレクサ５６は入力データ値＃１の絶対値１２と
入力データ値＃２の絶対１＋ｉ１３とを入力とし、大小
比較１ｉ号４２の値が０″のときは前者を、ｌ”のとき
は後者を選択してマルチプレクサ５２へ出力ｒる、マル
チプレクサ５７は入力データ１直＃２の絶対］直１３と
入力データ値＃１の絶対ｆｔ＊ １２とを入力とし、大
小比較信号４２の値が−Ｏ″のときは前者を、°゛ｌ”
のときは後者を選択シ、マルチプレクサ５４ｊこ出力す
る。マルチプレクサ５８は入力データ値＃ｌの絶対値１
２と入力データ１直＃２の絶対値１３おを入力とし、第
１出カーｆｇ２出力切換何号２１の値が０″のときは前
者を ＩＩ Ｉ ＩＩのときは後者を選択し、マルチプ
レクサ５９に出力する。マルチプレクサ５９は加減算器
５５の出力とマルチプレクサ力とを入力とし、ゼロ検出
信号：（１，３２σ） ｉ！ａｊ！積と入力データイ１
りの符号１４、１５の排他的論理和との論理和の値が１
１ Ｑ １１のときは前者を、”１″のときは後者を選
択し°Ｃ演算結果１８μ）一括６である絶対値を出力す
る。
とマルチプレクサ５７の出力信号を入力とし、信号１６
の値が０”のおきは前者を、１′のときは後者を選択し
加減算器５５へ出力する。加減算器５５はマルチプレク
サ５２の出力信号と、マルチプレクサ５４の出力信号と
を入力とし、これらの間で加算減算切換え信号４１の値
が０″のときは加算を、ｌ”のときは減算を行ない、マ
ルチプレクサ５９へ出力ｆる〇 マルチプレクサ５６は入力データ値＃１の絶対値１２と
入力データ値＃２の絶対１＋ｉ１３とを入力とし、大小
比較１ｉ号４２の値が０″のときは前者を、ｌ”のとき
は後者を選択してマルチプレクサ５２へ出力ｒる、マル
チプレクサ５７は入力データ１直＃２の絶対］直１３と
入力データ値＃１の絶対ｆｔ＊ １２とを入力とし、大
小比較信号４２の値が−Ｏ″のときは前者を、°゛ｌ”
のときは後者を選択シ、マルチプレクサ５４ｊこ出力す
る。マルチプレクサ５８は入力データ値＃ｌの絶対値１
２と入力データ１直＃２の絶対値１３おを入力とし、第
１出カーｆｇ２出力切換何号２１の値が０″のときは前
者を ＩＩ Ｉ ＩＩのときは後者を選択し、マルチプ
レクサ５９に出力する。マルチプレクサ５９は加減算器
５５の出力とマルチプレクサ力とを入力とし、ゼロ検出
信号：（１，３２σ） ｉ！ａｊ！積と入力データイ１
りの符号１４、１５の排他的論理和との論理和の値が１
１ Ｑ １１のときは前者を、”１″のときは後者を選
択し°Ｃ演算結果１８μ）一括６である絶対値を出力す
る。
マルチプレクサ６０は巣精度・倍精度切換（１号１６が
′０″のとき信号４２と信号１４り排他的論理和を選択
し、“１″のとき信号６１と信号６２と信号６３の論理
和を選択して信号１８の一部である符号を出力する。信
号６１は信号３１θ）否定と、信号】４と、信号３２と
の論理肇である。信号６２は信号３１と信号３２と信号
１５とＱ）論理積である。信号６３は信号３２の否定と
信号１５との論理積である。
′０″のとき信号４２と信号１４り排他的論理和を選択
し、“１″のとき信号６１と信号６２と信号６３の論理
和を選択して信号１８の一部である符号を出力する。信
号６１は信号３１θ）否定と、信号】４と、信号３２と
の論理肇である。信号６２は信号３１と信号３２と信号
１５とＱ）論理積である。信号６３は信号３２の否定と
信号１５との論理積である。
第５図は第１図における入力信号１１のデータ７４−−
マント及び出力信号１９のデータフォーマットの一例
を示す図である。
マント及び出力信号１９のデータフォーマットの一例
を示す図である。
図において７１は出力信号１９の符号、７２は出力は号
１９の絶対値である。入力信号＃１は符号１４と絶対値
１２とにより符号つき蕩対直表示とする。入力信号＃２
は符号１５と絶対値１３とにより符号つき絶対直表示と
する。加算・減算指定信号１７、嚇精度・倍精度切換・
は号１６は本発明の回路ζこおける演算の種類を指定す
る信号である。ｍ精度・倍精度演算切換信号１６の値が
０”である場合は入力信号＃１と入力信号＃２との間で
、加算・減算指定信号１７の値が′０″、ｌ″のききそ
れぞれ加算、減算を行い、出力信号１９を生成Ｔる、単
精度・倍精度演算切換信号１６の値が”１”である場合
は、加算・減算指定信号１７の値の如何に関わらず、２
シ４図における加減算器５５で行なわ几る演算は減算と
なり、入力は号＃１そ上位側とし、入力信号＃２を下位
側とした倍精度データに対し、下位側の符号を上位側の
符号に一致させ、繰上り繰下りの処理を行い出力する。
１９の絶対値である。入力信号＃１は符号１４と絶対値
１２とにより符号つき蕩対直表示とする。入力信号＃２
は符号１５と絶対値１３とにより符号つき絶対直表示と
する。加算・減算指定信号１７、嚇精度・倍精度切換・
は号１６は本発明の回路ζこおける演算の種類を指定す
る信号である。ｍ精度・倍精度演算切換信号１６の値が
０”である場合は入力信号＃１と入力信号＃２との間で
、加算・減算指定信号１７の値が′０″、ｌ″のききそ
れぞれ加算、減算を行い、出力信号１９を生成Ｔる、単
精度・倍精度演算切換信号１６の値が”１”である場合
は、加算・減算指定信号１７の値の如何に関わらず、２
シ４図における加減算器５５で行なわ几る演算は減算と
なり、入力は号＃１そ上位側とし、入力信号＃２を下位
側とした倍精度データに対し、下位側の符号を上位側の
符号に一致させ、繰上り繰下りの処理を行い出力する。
このとき第１図における出力切換信号２１の値がｆｉ
Ｑ Ｉ＋のときは上位側を、１”のときは下位側を出力
下る。Ｆ位側を出力しでいる間、第１図イこおける入力
レジスタ１は入力信号１１（ｉ−ラッチせず、その前段
の回路に対してはビン−信号２３を発し、入力を待たせ
る。
Ｑ Ｉ＋のときは上位側を、１”のときは下位側を出力
下る。Ｆ位側を出力しでいる間、第１図イこおける入力
レジスタ１は入力信号１１（ｉ−ラッチせず、その前段
の回路に対してはビン−信号２３を発し、入力を待たせ
る。
第６図は本発明の倍精度演算回路を用いＣ倍精度演算を
実行Ｔる場合の流れ図である。
実行Ｔる場合の流れ図である。
図において８１は処理の開始、８２は上位１１１１デー
タの演算、８３は下位側データの演４．８４ｉ才倍精度
調整、８５は処理の終了である。
タの演算、８３は下位側データの演４．８４ｉ才倍精度
調整、８５は処理の終了である。
倍精度演算を行う場合、上位側は上位側データ同志でま
ず演算８２を行い、下位側は下位血データ同志で演算８
３を行い、両者の結果を入力とし倍精度調整８４を行う
。
ず演算８２を行い、下位側は下位血データ同志で演算８
３を行い、両者の結果を入力とし倍精度調整８４を行う
。
倍精度調整８４は上位側、下位側の符号やフォーマット
の統一、繰上り繰下りの処理を行う０以上説明したよう
に、本発明はデータフロー処理・￥Ｃ置におけるプロセ
ッサユニット装置において、単精朋演算回路ｌこ倍精度
調整機能を付加し、ハードウェア量が少なく、倍精度演
算の実行を可能としたところに特徴がある。
の統一、繰上り繰下りの処理を行う０以上説明したよう
に、本発明はデータフロー処理・￥Ｃ置におけるプロセ
ッサユニット装置において、単精朋演算回路ｌこ倍精度
調整機能を付加し、ハードウェア量が少なく、倍精度演
算の実行を可能としたところに特徴がある。
倍１９度演算を行う場合、上位側と下位側をそれぞれ別
々ζこ演算し、その出力結果に対し、繰上り繰下りの処
理及び符号やフォーマットの統一などの倍４°１１度調
整を行えばよい。こ３％らりｉ＊３）、（ゴバ・［プラ
イン的（こ行なわ几るので他の処理と並行して実行でき
演算実行時間を等測的に小さくすることが可能である。
々ζこ演算し、その出力結果に対し、繰上り繰下りの処
理及び符号やフォーマットの統一などの倍４°１１度調
整を行えばよい。こ３％らりｉ＊３）、（ゴバ・［プラ
イン的（こ行なわ几るので他の処理と並行して実行でき
演算実行時間を等測的に小さくすることが可能である。
画像演算などの場合、そのアドレス空間は大きいのに７
１１１．、 、演算の単位は８ビット程度で十分である
こと力Ｓ多く、ビット［ｊコそアドレス空間に必要な巾
まで広げると、回路規模が大きくなっＣしまうが、本発
明の倍精度演算回路を用いれば、比較的少ない・・−ド
ウエア量で高速演算が実行可能である。
１１１．、 、演算の単位は８ビット程度で十分である
こと力Ｓ多く、ビット［ｊコそアドレス空間に必要な巾
まで広げると、回路規模が大きくなっＣしまうが、本発
明の倍精度演算回路を用いれば、比較的少ない・・−ド
ウエア量で高速演算が実行可能である。
第１図は本発明ｆこおける倍精度演算回路のシステムブ
ロック図、第２図、第３図、第４図は第１図ζこおける
演！！？一部２の詳細なブロック図であり、第２図はゼ
ロ検出回路、第３図は演算制御信号発生回路、第４図は
加減０回路をそれぞれ示すブロック回覧第５図は第１図
におけるデータのフォーマットの一例を示Ｔ１角、第６
図は倍精度演算の流れ図である。 図において１は入力レジスタ、２は演ｎ部、３は出力レ
ジスタ、４はフリップフロップ、５〜７は論理ゲート、
１１は入力信号、１２（ば入力データ値＃ｌり絶対値、
１３は入力データ値＃２の絶対値、１４は入力データ値
＃ｌの符号、１５は入力データ値＃２の符号、１６は単
精度及び倍精度切換イぎ号、１７は加算及び減算指定信
号、１８は演算結果、１９は出力信号、２０は〕くイブ
ラインクロック、２１は第１出力及び第２出力切換信号
、２２はリセット信号、２３はビジー信号、２４は入カ
ラツチエのラッチパルス、３１，３２はゼロ検出信号、
４１は加算減算切換信号、４２は大小叱敦出力信号、４
３は大小比較器、５１〜５４．５６〜６０はマルチプレ
クサ、６１〜６３ ｔｒｉ （Ｍ 号、５５はｖＯ減ｎ
、器、７１は出力信号１９の符号、７２は出力信号１９
の絶対値、８１は処理の開始、８２は上位側データの演
算、８３は下位側データの演算、８４は倍伶度調整、８
５は処理の終了である。 ２２１− 第 ２ 図 ２ 第５図 ＩＩ ２２２− ８６ 図
ロック図、第２図、第３図、第４図は第１図ζこおける
演！！？一部２の詳細なブロック図であり、第２図はゼ
ロ検出回路、第３図は演算制御信号発生回路、第４図は
加減０回路をそれぞれ示すブロック回覧第５図は第１図
におけるデータのフォーマットの一例を示Ｔ１角、第６
図は倍精度演算の流れ図である。 図において１は入力レジスタ、２は演ｎ部、３は出力レ
ジスタ、４はフリップフロップ、５〜７は論理ゲート、
１１は入力信号、１２（ば入力データ値＃ｌり絶対値、
１３は入力データ値＃２の絶対値、１４は入力データ値
＃ｌの符号、１５は入力データ値＃２の符号、１６は単
精度及び倍精度切換イぎ号、１７は加算及び減算指定信
号、１８は演算結果、１９は出力信号、２０は〕くイブ
ラインクロック、２１は第１出力及び第２出力切換信号
、２２はリセット信号、２３はビジー信号、２４は入カ
ラツチエのラッチパルス、３１，３２はゼロ検出信号、
４１は加算減算切換信号、４２は大小叱敦出力信号、４
３は大小比較器、５１〜５４．５６〜６０はマルチプレ
クサ、６１〜６３ ｔｒｉ （Ｍ 号、５５はｖＯ減ｎ
、器、７１は出力信号１９の符号、７２は出力信号１９
の絶対値、８１は処理の開始、８２は上位側データの演
算、８３は下位側データの演算、８４は倍伶度調整、８
５は処理の終了である。 ２２１− 第 ２ 図 ２ 第５図 ＩＩ ２２２− ８６ 図
Claims (1)
- データ７０−処理装置における倍精度演算回路において
、演算のｆ１類及び入力データ１直をラッチする入力レ
ジスタと、前記入力データイ直を入力とし前記演算の種
類の指定により単精度加減算及び倍精度データの上位側
と下位側データ値の符号、表示フォーマットの統一、繰
上り繰下り処理の倍精度調整を行う演算部と、前記演算
部の出力結果を一時的に貯えておく出力レジスタと、パ
イプラインクロック、リセット信号を入力とし、パイプ
ラインクロックの前段の回路にビジー信号を出力すると
伴に前記入力レジスタ、ｆ前記演算部、前記出力レジス
タＩこ対しクロックパルス及び制御信号を送る制御回路
とから構成され、指定ｌこより単精度演算及び倍精度演
算を伴に実行可能としたことを特徴とする倍精度演算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164471A JPS5953940A (ja) | 1982-09-21 | 1982-09-21 | 倍精度演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57164471A JPS5953940A (ja) | 1982-09-21 | 1982-09-21 | 倍精度演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5953940A true JPS5953940A (ja) | 1984-03-28 |
Family
ID=15793803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57164471A Pending JPS5953940A (ja) | 1982-09-21 | 1982-09-21 | 倍精度演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953940A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0268123A2 (en) * | 1986-10-30 | 1988-05-25 | Nec Corporation | Processor for the calculation of transcendental functions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5043851A (ja) * | 1973-08-21 | 1975-04-19 | ||
| JPS51134539A (en) * | 1975-05-01 | 1976-11-22 | Ibm | Digital adder |
-
1982
- 1982-09-21 JP JP57164471A patent/JPS5953940A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5043851A (ja) * | 1973-08-21 | 1975-04-19 | ||
| JPS51134539A (en) * | 1975-05-01 | 1976-11-22 | Ibm | Digital adder |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0268123A2 (en) * | 1986-10-30 | 1988-05-25 | Nec Corporation | Processor for the calculation of transcendental functions |
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