JPH04190453A - 複素数の演算処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概　要〕 浮動小数点数で表した複素数の演算処理方式に関し。

ハードウェア量が少なく簡易な構成で処理の高速化が可
能とすることを目的とし。

第１及び第２の複素数の各々についての２つの指数の加
算を行う１つの指数加算回路と、第３の複素数の実部及
び虚部の各々についての仮数を求めるための仮数の乗算
及び加算を行う第１及び第２の仮数演算部と、前記第３
の複素数の実部及び虚部の各々を正規化により求める第
１及び第２の正規化回路とを設け、前記指数加算回路が
、その実部の指数とその虚部の指数とが等しい前記第】
の複素数の当該指数と、その実部の指数とその虚部の指
数とが等しい前記第２の複素数の当該指数とを加算し、
前記第１及び第２の正規化回路が。

前記指数加算回路での加算結果を用いて、前記第１及び
第２の仮数演算部で求めた前記第３の複素数の実部及び
虚部の各々についての仮数についての正規化を行うよう
に構成する。

〔産業上の利用分野〕

本発明は、複素数の演算処理方式に関し、更に詳しくは
、浮動小数点数で表した複素数の演算処理方式に関する
。

近年１音声１画像、レーダ等の解析処理の分野において
、デジタル信号処理が通用されており。

その信号処理の手法として２高速フーリエ変換（ＦＦＴ
）等が用いられる。この過程で、複素数の演算処理が行
われる。

〔従来の技術〕

複素数の演算処理は、従来シフトうエアに依っていたた
め、その高速化には制約があった。また。

複素数は、固定小数点数として表されていたため。

最小値から最大値までの数値の取り扱い範囲を広げる場
合、ビット数を多くしなければならなかった。このため
、ハードウェアの負担が大きがった。

そこで２複素数の浮動小数点数とすることにより、ビッ
ト数の増加を抑えながら、数値の取り扱い範囲を広げる
ことが考えられる。また、ビット数の少ないことを利用
して複素数の演算処理の専用ハードウェアを構成するこ
とにより、高速化を図ることが考えられる。

第４図は、このような観点から１本発明者の検討した複
素数の演算処理方式を示している。

第２レジスタ２の第１オペランドの複素数（ＡｍＲａ＋
ｊｌａ）と、第２レジスタ２の第２オペランドの複素数
（Ｂ＝Ｒｂ十ｊ　Ｉ　ｂ）との乗算を行い、第３レジス
タ３に結果オペランドの複素数（Ｃ＝Ｒｃ＋　ｊ　ｌ　
ｃ）を得る。演算回路２７，２８．２９及び３０は、各
々、演算ＦＲａＸＦＲｂ。

ＦＩａＸＦＩｂ、ＦＲａｘＦＩｂ及びＦＩａＸＦＲｂを
行う。なお２例えば、ＦＲａは、実数部Ｒａの仮数であ
ることを表す。これらの演算は２指数Ｅの加算（Ｅｃ＝
Ｅａ十Ｅｂ）と仮数Ｆの乗算によって、実現される。指
数比較回路３１及び３２での比較結果に基づいて、指数
Ｅの大きさを同しにする（大きい方に合わせる）ために
、シフト回路３３．３４及び３５．：３６において仮数
Ｆを各々シフトした後、仮数加算回路３７及び３８にお
いて各り加算する。そして、正規化回路３９及び４０に
おいて、指数比較回路３１及び３２からの指数Ｅと、仮
数加算回路３７及び３Ｂからの仮数Ｆとを用いて正規化
を行い、値Ｒｃ及びＩｃを。

結果オペランドの複素数Ｃの実部及び虚部として７第３
レジスタ３内に得る。

［発明が解決しようとする課題］ 第４図図示の方式によれば、演算回路２７，２８．２９
及び３０の各々ζこおいて、指数Ｅの加算を行っている
。即ち、４つの加算回路が存在する。

従って、これらの加算回路の数を減らせば、ハードウェ
ア量を更に少な（できる。

本発明は、ハードウェア量が少なく簡易な構成で処理の
高速化が可能な浮動小数点数で表した複素数の演算処理
方式を提供することを目的とする。

ｃｉｉａを解決するための手段〕 第１図は本発明の原理構成図であり１本発明によるデー
タ処理装置を示す。

第１図において、１．２及び３は第１．第２及び第３レ
ジスタ、４は指数比較回路、５及び６は仮数シフト回路
、７はスケーリング指示回路、８は指数加算回路、９は
仮数演算部、１０は仮数乗算回路、１１は仮数加算回路
、１２は正規化回路である。

第１図Ｖ示のデータ処理装置は、第２レジスタ２の第１
オペランドの第１の複素数と、第２レジスタ２の第２オ
ペランドの第２の複素数との乗算を行い、第３レジスタ
３ムこ結果オペランドの第３の複素数を得る。

このために、指数加算回路８は、第１及び第２の複素数
の各々について、これらの各々から定まる２つの指数を
加算する。

第１及び第２の仮数演算部９−１及び９−２は。

各々、第３の複素数の実部の仮数及び虚部の仮数を求め
るために、仮数の乗算及び加算を行う。

第１及び第２の正規化回路１２−１及び１２−２は、各
々、第１及び第２の仮数演算部９−１及び９−２に対応
し、第３の複素数の実部及び虚部を、正規化により求め
る。

［作　用］ 指数加算回路８は、その実部の指数とその虚部の指数と
が等しい第１の複素数の当該指数と、その実部の指数と
その虚部の指数とが等しい第２の複素数の当該指数とを
加算する。この指数加算回路８は、各複素数において実
部と虚部の指数が等しいので、１つでよい。従って、こ
の分ハードウェア量を少なくできる。

以上により、ハードウェア量を少なくできるのみでなく
、簡易な構成により処理の高速化を図ることができる。

［実施例］ 第２図は９本発明の実施例構成図である。

以下、第１図と対比しつつ、第２図に従って実施例につ
いて説明する。

第１オペランドの第１の複素数は、第３レジスタ１内に
おいて、第２図図示の如く、格納されている。Ｒは実部
を示し、１は虚部を示す。Ｅは指数、Ｆは仮数、Ｓは符
号である。また、添字ａは。

第１の複素数であることを示す。

指数比較回路４−１　　（４）は、比較器１７と選択回
路１８とからなる。比較器１７でのＲＥａとＩＥａとの
比較結果に基づいて１選択回路１８は両者の大きい方を
選択して出力する。仮数シフト回路５−１は、ＩＥａが
ＲＥａより大きい場合に。

ＲＥａと対をなすＲＦａをシフトする。このシフトの量
は、ＩＥａとＲＥａとの差分に相当する桁数分である。

仮数シフト回路５−２は、ＲＥａがＩＥａより大きい場
合に、同様に、ＩＦａをシフトする。即ち、指数比較回
路４−１は、その比較器１７において、実部の指数ＲＥ
ａと虚部の指数ＩＥａとを比較し、その選択回路１８に
より、比較の結果に従って大きい方の指数を共通の指数
Ｅａとする。そして１仮数シフト回路５−１ヌは５−２
が、指数ＲＥａ及びＩＥａが共通の指数Ｅａと一致する
ように、仮数ＲＦａ又はＩＦａをシフトする。

以上により、レジスタ１３には、新たに当該第１の複素
数についての指数とされた値がＥａとして格納される。

Ｅａは１選択回路１８の出力である。Ｒ３ａ及びＴＳａ
は、第ルジスタ１内の値に等しい。ＲＦａ及びＴＦａは
、その一方が所定桁だけシフトされ、他方が第ルジスタ
１内の値に等しい。

第２オペランドの第２の複素数につｐｚでも同様の処理
がなされる。添字すは、第２の複素数であることを示す
。

レジスタ１３及び１４のサイズは５格納すべき指数がＥ
ａの１つだけであるので、その分生なくて済む。即ち１
専用ノ＼−ドウエアとして設ける場合のハードウェア量
が少なくなる。

以上の処理により、レジスタ１３及び１４にＬよ。

各々、その実部の指数とその虚部の指数とが等しい第１
の複素数、及び、その実部の指数とその虚部の指数とが
等しい第２の複素数が得られる。

ここで、レジスタ１３及び１４に得た第１及び第２の複
素数を、前述の演算処理によって得るのではなく、予め
、設定されたものとしてもよい。

即ち、第１及び第２の複素数として、その実部の指数と
虚部の指数とが等しいものを、直接、レジスタ１３及び
１４に入力するようにしてもよい。

この場合、第２図図示のレジスタ１３及び１４の前段の
回路が不要となるので、更にハードウェア量を少なくで
き、演算処理を高速化できる。

仮数演算部９−１は、２つの仮数乗算回Ｂ（乗Ｘ器）１
０−１及び１０−２と、これらの出力をその入力とする
１つの仮数加（滅）算回路（加（減）算器）１１−１と
からなる。仮数演算部９−２も、同様の構成を有する。

乗算器１０−１．１０−２．１０−３及び１〇−４は、
各々、ＲＦａＸＲＦｂ、ＩＦａＸＩＦｂ。

ＲＦａＸＩＦｂ及びＩＦａＸＲＦｂなる乗算を行って部
分積を得る。部分積ＲＦａＸＲＦｂ及びＴＦａＸＩＦｂ
は、直接、同一のタイミングで。

加（滅）算器１１−１に入力され、減算ＲＦａＸＲＦｂ
−ＩＦａＸＩＦｂを行う。加算器１１−２も、同様にし
て、加算ＲＦａＸＩＦｂ＋ＩＦａＸＲＦｂを行う。

なお、第３図に、仮数演算部９−１の構成を示す。加算
器１１−１は２桁上げ保存加算器１１Ａと全加算器１１
Ｂとからなる。乗算器１０−１及び１０−２で生成され
た各部分積は１桁上げ保存加算器１１Ａに入力され、更
に、全加算器１１Ｂに入力される。この時９部分積の桁
上げ保存加算器１１Ａへの入力のタイミングが、前述の
如く。

２つの部分積で同一とされる。

ここで、第３図図示の回路を第４図図示のものと比較す
ると、仮数の乗算部と仮数加算部との間が、前者では直
接接続されているのに対し、後者ではシフト回路３３等
が挿入されている。従って。

第４図の場合５乗算の結果を一時的に保存するレジスタ
（第４回では図示していない）が必要となる。しかし、
第３図の場合５　このようなレジスタを設ける必要はな
く、この分ハードウェア量を少なくでき、処理を高速化
できる。

仮数演算回路９−１及び９−２（即ち加算器１１−１及
び１ｌ−２）の出力ＲＦｃ及びＩＦｃは、レジスタ１５
に格納される。

符号回路１６は、レジスタ１３及び１４のＲ３ａ、ＩＳ
ａ、Ｒ３ｂ及びＩＳｂに基づいて。

代数的に部分積の各々の符号、及び、演算結果の符号Ｒ
５ｃ及びＩＳｃを決定する。なお、仮数が「０」のとき
は、符号は正とする。添字Ｃは、結果オペランドの第３
の複素数（となる数）であることを示す。加算器１１−
１及び１１−２における演算は、各部分積の符号を考慮
して、実行される。出力Ｒ３ｃ及びＩＳｃは、レジスタ
１５に格納される。

指数加算回路８は、レジスタ１３及び１４に格納された
第１及び第２の複素数の指数Ｅａ及びＥｂを加算し、結
果として第３の複素数の指数（の基となる数）Ｅｃを得
る。出力Ｅｃは、レジスタ１５に格納される。従って、
このＥｃは、仮数ＲＦｃ及びＩＦｃに共通の指数である
。

ここで、スケーリング指示回路７は、必要に応して、指
数加算回路８に対し所定の値だけ指数を滅真するような
指示が設定される。これにより。

指数加算回路８は、加算の結果Ｅｃについて所定の処理
を行う。例えば、スケーリング指示回路７は、加算結果
Ｅｃを更に−１する（Ｅ　ｃ　−１を出力する）旨の指
示入力を、指数加算回路８に与える。これにより、指数
加算回路８は、Ｅｃ−１をレジスタ１５に出力する。従
って、？！素数全体としてみれば、演算結果を１／２に
スケーリングしデこことにより、オーバフローを防止で
きる。

以上ニより、レジスタ１５には、第１及ヒ第２の複素数
の乗算の結果が得られる。指数ＥＣは。

実部及び虚部に共通のものであり１つでよｐｚので。

この分レジスタ１５のサイズを小さくできる。

正規化回路１２−１は、減算器２１．カウント回路２２
及びシフト回路２３からなる。カウント回路２２は、仮
数ＲＦｃの上位桁側に°“０”のビットがあるか否かを
検出し、その数をカウントし。

その値を出力する。シフト回路２３は、カウント値の分
のピッ１、数だけ、ＲＦｃを上位桁側ヘシフトする。減
算器２１は、Ｅｃをカラ刈、値の分ｔどり減算する。

正規化回路１２−２についても同様である。

以上により、第３レジスタ３には、結果オペランドとし
ての第３の複素数が得られる。即ち、減算器２１及び２
４の出力が各々実部の指数ＲＥｃ及び虚部の指数ＩＥｃ
とされる。シフト回路２３及び２６の出力が各々実部の
仮数ＲＦｃ及び虚部の仮数ＩＦｃとされる。実部の符号
Ｒ５ｃ及び虚部の符ｑ　Ｉ　Ｓ　ｃは各々レジスタ１５
の内容が用いられる。正規化により、ＲＦｃ及びＩＦｃ
の各々の最上位桁には１”が存在するようにされる。

また、ＲＥｃとＩＥｃの大きさは、異なる場合がある。

この正規化は、ＲＥｃとＩＥｃとが等しくなるように行
うことも可能である。このために３例えば、カウント回
路２２及び２５の出力を比較し。

その小さい方を減算器２１．シフト回路２３及び２６へ
送出する。これにより、ＲＥｃ及びＩＥｃの少なくとも
一方の最上位桁に°“ビが存在するようζこされる。こ
の場合、比較器を新たに設ける必要があるものの、減算
器２４は不要となり、第３レジスタ３は小さくできる。

そして、第３レジスタ３内のデータ形式として実部と虚
部とに共通の１つの指数を格納することとなるから、レ
ジスタ１３及び１４より前段の回路を省略した例と合わ
せて、統一的な複素数の取り扱いが可能となる。

即ち１本実施例の如き回路において、複素数をその実部
と虚部の指数が等しい形として取り扱うことによって、
ハードウェア量が少なく高速処理に適したものとするこ
とができる。

また、指数オーバフローが生した場合、正規化回路１２
が、オーバフローを生した実部又は虚部を最大値にクリ
ッピングするようにしてもよい。

この場合、オーバフローを生していない方については最
大の指数値を用いて正しく表現される。

更に、指数アンダフローが生した場合、正規化回路１２
が、実部又は虚部の仮数部の上位桁側に“０′°が残っ
たままの非正規化データの形式で表現するようにしても
よい。

〔発明の効果〕

以上説明したように０本発明によれば、浮動小数点で表
した複素数の演算処理において、その実部の指数と虚部
の指数とが等しい第１及び第２の複素数を乗算すること
により、指数の加算回路のハードウェア量を少なくする
ことができ、また。

簡易な構成とすることができるので、処理の高速化を図
ることができる。

【図面の簡単な説明】

第１図は本発明の原理構成図。 第２図は実施例構成図。 第３図は仮数演算回路の構成図。 第４図は本発明者の検討した方式を示す図。 ■、２及び３は第１．第２及び第３レジスタ、４は指数
比較回路、５及び６は仮数シフト回路。 ７はスケーリング指示回路、８は指数加算回路。 ９は仮数演算回路、１０は仮数乗算回路、１１は仮数加
算回路、１２は正規化回路である。 ＲＦａ　ＲＦｂ　　　　ＩＦａ　ＩＦｂ仮数演算回路の
ｊａ成図 第３図 本弁明者の検討しｔ、：１大と示す間 第　４　図

Claims (4)

【特許請求の範囲】
1. （１）第１及び第２オペランドの第１及び第２の複素数
   の乗算を行い、結果オペランドの第３の複素数を得る複
   素数の演算処理方式において、前記第１及び第２の複素
   数の各々についての２つの指数の加算を行う１つの指数
   加算回路（８）と、 前記第３の複素数の実部及び虚部の各々についての仮数
   を求めるための仮数の乗算及び加算を行う第１及び第２
   の仮数演算部（９）と、前記第３の複素数の実部及び虚
   部の各々を正規化により求める第１及び第２の正規化回
   路（１２）とを設け、 前記指数加算回路（８）が、その実部の指数とその虚部
   の指数とが等しい前記第１の複素数の当該指数と、その
   実部の指数とその虚部の指数とが等しい前記第２の複素
   数の当該指数とを加算し、 前記第１及び第２の正規化回路（１２）が、前記指数加
   算回路（８）での加算結果を用いて、前記第１及び第２
   の仮数演算部（９）で求めた前記第３の複素数の実部及
   び虚部の各々についての仮数についての正規化を行う ことを特徴とする複素数の演算処理方式。
2. （２）前記第１及び第２の複素数の各々について、その
   実部の指数とその虚部の指数とを比較する第１及び第２
   の指数比較回路（４）と、 前記第１及び第２の複素数の実部及び虚部の各々につい
   て、その仮数をシフトする第１乃至第４の仮数シフト回
   路（５）とを設け、 前記第１及び第２の指数比較回路（４）が、前記比較の
   結果、大きい指数を当該複素数についての指数とし、 前記第１乃至第４の仮数シフト回路（５）が、前記第１
   及び第２の複素数の実部及び虚部の各々の指数が当該複
   素数についての指数と一致するように、これらの仮数を
   シフトし、 前記指数加算回路（８）が、当該複素数についての指数
   を加算し、 前記第１及び第２の仮数演算部（９）が、前記シフトさ
   れた仮数を用いて、前記乗算を行うことを特徴とする請
   求項（１）記載の複素数の演算処理方式。
3. （３）前記第１及び第２の複素数として、各々、その実
   部の指数とその虚部の指数とが等しい複素数が、予め、
   設定されている ことを特徴とする請求項（１）記載の複素数の演算処理
   方式。
4. （４）前記仮数演算部（９）において、前記第１及び第
   ２の複素数の実部及び虚部の仮数の乗算により得た部分
   積を同時に加算器に入力して加算を行う ことを特徴とする請求項（１）乃至（３）のいずれかに
   記載の複素数の演算処理方式。