JPH03163662A - 浮動小数点累算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置における浮動小数点累算器に
関し、特に累算器の構成要素をパイプライン化構威にし
て高速動作可能な累算を行う浮動小数点累算器に関する
。

〔従来の技術〕

第８図は、１９８７年２月２７日開催の［ＩＥＥＥ　Ｅ
ｎｔｅｒｎａｔｉｏｎａｌ　Ｓｏｌｉｄ−Ｓｔａｔｅ　
Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ］の予稿集ｐ
ｐ２７４〜ｐｐ２７４にあるｒＡ　３０−ＭＦＬＯＰＳ
　Ｃ門ＯＳＳｉｎｇｌｅ　Ｐｒｅｃｉｓｉｏｎ　Ｆｌｏ
ａｔｉｎｇＰｏｉｎｔ　Ｍｕｌｔｉｐｌｙ／Ａｃｃｕｍ
ｕｌａｔｅ　Ｃｈｉｐ　Ｊに示されている２段パイプラ
イン構成の浮動小数点積和器のうち浮動小数点累算器部
分のブロック図である。

第８図の詳細な説明に入る前に浮動小数点フォーマット
、浮動小数点加算のアルゴリズムについて若干説明を行
っておくことにする。

まず、浮動小数点フォーマットについて説明する。

ここでは、ＩＥＥＥ　７５４標準にある単精度浮動小数
点フォーマットを仮定する。第４図にＩＥＥＥ　７５４
標準にある単精度浮動小数点フォーマットを示す。

第４図に示されているフィールド（Ｓ），　　（Ｅ），
（Ｆ）を用いて本フォーマントは、数値（　　１）　＄
　×２ｆ！−１２ｆｆｌ　Ｘ　（１，　Ｆ）・・・式（
Ａ）を表現しており、各々符号，指数部，仮数部と称す
るのが一般的である。また、条件（０くＥ　＜２５５　
）を満足しているものを正規化数と称し有意な数を表現
しているものと見なす。

第４図においてフィールド（Ｆ）は、仮数部の小数点以
下の数値を表しているため、本フォーマットを用いてデ
ータ処理を行う場合、２°の位に“１”を補う必要があ
る。（以降この２０の位に補われる“ｌ”を隠しビット
と称する。）また、正規化浮動小数点フォーマントでは
、式（Ａ）に示されているように仮数部は、１以上２未
満に保たれるよう調節し処理システムより出力される（
正規化処理）。

つぎに、浮動小数点数の加算のアルゴリズムについて説
明する。

第５図は、特に、浮動小数点数の桁合わせのアルゴリズ
ムについて説明した図である。第５図（ａｌでは、１６
進数で表すと（４２００００００）　＋１と（４４８０
００００）Ｈなる浮動小数点フォーマットが入力された
場合を示している。弐（Ａ）に従って、隠しビットを付
加し筆算で行われているような表弐に再構成されている
。第５図（ｂ）では、通常筆算で行われているように指
数部の値の異なる正規化浮動小数点数同士の加算におい
ては、指数の値の小さいデータを指数の値が同一となる
ように表現しなおし（この指数の値を仮指数と称する。

）仮数部の加算を実行する。これは、仮数部を指数の差
分て与えられているビット数だけ下位側にシフトするこ
とにより実現できることは、本図により明らかである。

第６図は、待に、正規化のアルゴリズムを示した図であ
る。

第６図では、仮数部の最上位ビット、即ち、２°の位に
“１”が置かれた正規化フォーマントとするため、指数
の値を調整している。これは、仮数部の上位から起算し
て最初の“１”が最上位ビットになるように上位側にシ
フト処理し、また、そのシフト量分仮指数から減ずるこ
とにより実現される。

第７図は、やはり正規化アルゴリズムを表した図である
が、第７図では、仮数部の加算の結果オーバーフローが
生じた場合を示している．２°の位に６１”が置かれた
正規化フォーマントとするため、仮数部を１ビット下位
側にシフト処理し、仮指数に１を加算することにより実
現される。

以上、浮動小数点フォーマット、浮動小数点加算のアル
ゴリズムについて説明した。

以下に、従来技術について、第８図に基づき説明する。

（１）は、入力された浮動小数点数の仮数部フィールド
に隠しビットを付加し、また符号フィールド（Ｓ）が“
Ｏ”即ち、入力されたデータが正数である場合には、そ
の仮数部をそのまま出力し、負である場合は、２の補数
をとることにより、仮数部を２の補数表現に変換する仮
数部補数器である。（２〉は入力された浮動小数点デー
タの各々の指数部の差、および仮指数を検出し出力する
指数入力処理部である。（３〉は、入力された浮動小数
点数データのうち絶対値の大きくない方のデータに属す
る仮数部を、指数入力処理部（２）の出力する指数の差
の値に従って下位側ヘシフトする桁合わせ処理部である
。（４）は、２の補数表現された仮数部データの加算を
行う仮数演算処理部である。（５）は、仮数演算処理部
（４）より出力された結果データを所定の浮動小数点フ
ォマットに整えるために結果データの状態にしたがって
上位側もしくは下位側へシフト処理し、また、そのシフ
ト値を出力する仮数正規化処理部である。

例えば、所定のフォーマソトがＩＥＥＥ　７５４標準で
ある場合は、 （Ａ）仮数部の演算結果の最上位のビットが単なる符号
の拡張である場合は、以下の２通りの処理の何れかが実
行される。

■仮数演算処理部（４）より出力された結果デタが正の
数を表している時は、上位側から起算して最初に″１″
が現れるまでの“０”の数を検出しこの数だけ上位側に
シフト処理をする。

■仮数演算処理部（４）より出力された結果デタが負の
数を表している時は、上位側から起算して最初に“０”
が現れるまでの“１′の数を検出しこの数だけ上位側に
シフト処理をする。

（Ｂ）仮数分の演算結果がオーバーフローした場合は、
下位側に１ビットシフト処理する。

上記（Ａ）は、第６図で示した正規化に対応しているが
、仮数部が、２の補数表現をとっているため有為なビッ
トは、正の数の場合は、“１”負の数の場合は、“０”
となる。したがって上の■、■の場合わけが必要となる
。

（Ｂ）は、第７図で示した正規化アルゴリズムに対応す
る。

また、第８図の（６）は、仮指数より、仮数正規化処理
部５の出力するシフト値を滅し、結果指数を生或する指
数正規化処理部である。（７）は、仮数正規化処理部お
よび指数正規化処理部（６）より各々出力される結果デ
ータを仮数フィールド（７−２）および指数フィールド
（７−１）に格納すると同時に、その出力を指数入力処
理部２および桁合わせ処理部（３）の入力部に入力され
ている結果レジスタである。

以上のようにｔｉ或された浮動小数点累算器の動作は、
以下のようである。

１．初期化 リセット信号（１　０　０）を論理値“Ｏ”とすること
で結果レジスタ（７）はリセットされ、格納されている
データは、０クリアされる。従って、指数入力処理部（
２）及び桁合わせ処理部（３）に入力されている一方の
入力値はゼロとなる。

２．初期化直後の動作 入力部（２　０　０）に浮動小数点数が入力されると仮
数補数器（１）においては、入力されたデタの仮数部の
最上位ビットの上位側に隠しビットを付加する。次に入
力されたデータの符号フィールド（Ｓ）の論理値に従っ
て以下の動作のうちの一方を行う。

すなわち、 ■符号フィールド（Ｓ）が論理値“０”の場合は、入力
データが正であるので仮数補数器（１）は、入力データ
の仮数部をそのまま出力する。

■符号フィールド（Ｓ）が論理値“ｌ”の場合は、入力
データが負であるので仮数補数器（１）は、入力された
データの仮数フィールドの２の補数をとり出力する。

入力データの指数部は、指数入力処理部（２）に入力さ
れ、他方の入力には結果レジスタ（７）のゼロクリアさ
れた指数フィールド（値はゼロ）が入力されている。従
って、指数入力処理部２からは、指数差の値“Ｅ”仮指
数値“Ｅ”が出力される。

従って、桁合わせ処理部（３）は、ゼロクリアされた結
果レジスタ（７）から出力される仮数フィールドがＥビ
ット分下位側にシフトされるが入力される値がゼロであ
るため、シフトした結果もゼロとなる。仮数演算処理部
（４）において入力データの仮数フィールドとゼロとの
加算が行われ結果として入力された仮数フィールドがそ
のまま仮数正規化処理部（５）に出力される。仮数正規
化処理部（５）においては、仮数補数器（１〉の出力値
がそのまま入力されるので、入力されたデータが正の数
であれば最上位のビットには“１”また、入力されたデ
ータが負の数であれば最上位ビソトには″０′であるの
で上位側へのシフト処理は行われずそのまま結果レジス
タ（７）の仮数フィールドへ出力される。（換言すれば
、ゼロピントシフト処理が行われた。）従って、指数正
規化処理部（６〉においても、入力される仮指数がその
まま結果レジスタ（７）の指数フィールドへ出力される
。（仮指数からゼロを減ずる。）このように、初期化直
後には、入力されたデータの指数部は入力された値が仮
数部は隠しビットがそれぞれ付加され、符号（Ｓ）の論
理値に応じて２の補数表現され、結果レジスタ（７）に
格納される。以降の動作においては、仮数部は、２の補
数表現のまま処理が実行される。

３．通常の動作 初期化直後には入力されたデータの指数部は、入力され
た値がそのまま、また仮数部は、隠しビットが付加され
、符号（Ｓ）の論理値に応じて２の補数表現されて各々
結果レジスタ（７）に格納さる過程を説明した。

次に、結果レジスタ（７）に有為な値が格納されている
場合について説明する。桁合わせ処理部（３）および指
数入力処理部（２）の入力端には、結果レジスタ（７）
に格納されている仮数部フィールドおよび指数部フィー
ルドが各々入力されている。入力部（２００）に浮動小
数点数が入力されると、仮数補数器（１）に入力された
仮数部には隠しビットの付加、符号フィールド（Ｓ）の
論理値にしたがって、符号無し表現から２の補数表現に
変換される。指数入力処理部（２）では、入力されたデ
ータの指数部と結果レジスタ（７）の指数フィールド（
７−１）の値が比較され、仮指数および桁合わせシフト
値が出力される。桁合わせ処理部（３）では、前述の、
桁合わせシフト値に従って絶対値の大きくないほうのデ
ータに属する仮数部に対してシフト処理が行われる。仮
数演算処理部（４）では、２の補数表現された仮数部同
士の加算もしくは減算が行われる。

仮数正規化処理部（５）では、仮数部の演算結果の正負
に従って、最上位ビットに“１”もしくは、“０”が無
い場合、上位側から起算して最初に“ｌ”もしくは、“
０″が現れるまでの“Ｏ“もしくは、“１”の数を検出
しこの数だけ上位側にシフト処理をするか、演算処理の
結果、オーバフ口一が生じた場合には、下位側に１ビッ
トシフトするか、何れかの正規化処理が行われ、その結
果を結果レジスタ（７）へ格納する。

指数正規化処理部（６）では、仮数正規化処理部（５）
で行われた正規化処理にしたがって、■仮数正規化処理
部（５）で上位側へのシフトト処理が行われた場合は、
そのシフト数を仮指数より滅じその結果を結果レジスタ
（７）の指数フィールド（７−１）に格納する。

■仮数正規化処理部（５）で下位側へのシフト処理が行
われた場合は、そのシフト数を仮指数に加算し、その結
果を結果レジスタ（７）の指数フィール（７−１）に格
納する。

以上、結果レジスタ（７）に格納されているデタに入力
されたデータが加算され、再び結果レジスタ（７）に格
納されるという浮動小数点累算器の動作について説明し
た。

〔発明が解決しようとする課題〕

従来この種の浮動小数点累算器は、複雑な処理を行うた
めクリティカルパスの長い論理回路により構威されてい
た。

そのため以下の問題点があった。

（１）１回の累算過程に要する時間が長い。

（２）連続して入力されるデータに対して、そのうちの
１個のデータの累算が終了するまで他のデータを待機さ
せる必要があり多数のデータに対し高速な処理が困難で
ある。

本発明は上記のような問題点を解決するためになされた
もので、浮動小数点累算器の構戒要素をバイブライン化
構成し連続して入力されるデータを効率良く処理可能な
浮動小数点累算器を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る浮動小数点累算器は、指数入力処理部（
２）と指数正規化処理部（６）と桁合わせ処理部３と仮
数演算処理部（４）と仮数正規化処理部（５）とがパイ
プライン処理可能な構成にするためのデータラッチ回路
（１０），　　（２０）．（３０）を複数個設け、これ
らのデータラソチ回路（１０），　　（２０），　　（
３０）を用いてパイプライン処理を行った処理結果を順
次格納すの結果レジスタ（１　１−１），　　（１１−
２），　　（１　１−３）を複数個設け、更に該複数個
の結果レジスタ（ＩＩ−１），　　（ＩＩ−２），　　
（Ｉｆ−３）の内容を上記指数入力処理部（２）および
上記桁合わせ処理部（３）へ入力するフィードバソク手
段（４０），　　（４１）を設けたことを特徴とするも
のである。

〔作用） 指数入力処理部（２）、指数正規化処理部（６）桁合わ
せ処理部（３）、仮数演算処理部（４）、および仮数正
規化処理部（５）はデータラッチ回路（１　０）　，　
　（２　０）　，　　（３　０）によってパイプライン
処理を行い、処理結果は結果レジスタ（１１−１），　
　（１１−２），　　（１１−３）に順次格納される。

結果レジスタ（１１−１）．（１１−２），　　（１１
−３）に格納された内容はフィードバック手段（４０）
，　　（４１）を介して指数入力処理部（２）および桁
合わせ処理部（３）へ入力される。

〔発明の実施例〕

以下、本発明の一実施例を図面に基づき説明する。

第１図は、この実施例に係る浮動小数点累算器の構成を
示したブロック図である。第１図において仮数補数器（
１）、指数入力処理部（２）、桁合わせ処理部（３）、
仮数演算処理部（４）、仮数正規化処理部（５〉、およ
び指数正規化処理部（６）については、第８図において
説明した通りである。

第１図において、（１０）は、仮数補数器（１）と桁合
わせ処理部（３）とを結合する信号線上に挿入されたデ
ータラッチ回路であり、その指数フィールドには、指数
入力処理部（２）より出力される仮指数が入力されてい
る。（２０）は、桁合わせ処理部（３）と仮数演算処理
部（４）とを結合する信号線上に挿入されたデータラソ
チ回路であり、その指数フィールドにはデータラッチ回
路（１０）の指数フィールドの出力が入力されている。

（３０）は、仮数演算処理部（４）と仮数正規化処理部
（５）とを結合する信号線上に挿入されているデータラ
ソチ回路であり、その指数フィールドは、データラッチ
回路（２０）の指数のフィールドの出力が入力されてい
る。（１１）は、複数のレジスタ（１　１−１）．　　
（１１−２），（ＩＩ−３）により構成されているレジ
スタ群である。また、レジスタ群（■１）は、リセソト
信号線（１　０　０）によりそれを構戊するレジスタに
格納されたデータがすべてリセソトされる。（８）は、
指数正規化処理部（６）および、仮数正規化処理部（５
）の出力をレジスタ群（１１）を構成するレジスタのう
ち１つ、もしくは、この累算器の入力部側へ選択的に分
配するレジスタ分配手段である。（９）は、レジスタ群
（１１）を構戒するレジスタの出力のうち１つを選択し
、その指数フィールドおよび仮数フィールドを指数入力
処理部（２）および桁合わせ処理部（３）へ各々入力し
ている。（４００）は、レジスタ分配手段（８）と入力
部を結合する信号線上に挿入され、レジスタ分配手段（
８）の出力か、もしくは、入力されたデータかを選択し
、入力部側へ入力するスイソチ手段である。データラッ
チ回路（１　０）　，（２０），　　（３０）およびレ
ジスタ群（１ｌ）は、バイブライン転送制御部（図示せ
ず）により制御されており、例えば第２図に示したよう
な動作をする。

本実施例の動作の詳細な説明に入る前にまず、第２図に
基づいてパイプライン動作について説明する。

第２図（Ａ）は、２段のパイプライン処理機構の一般形
を示したブロック図であり、第２図（Ａ）において、Ｌ
Ｌ，Ｌ２，Ｌ３はデータラッチ回路もしくは、レジスタ
であり、ＭＬ，Ｍ２は組合わせ回路により構成されたデ
ータ処理部である。

第２図（Ｂ）は、パイプライン制御部の一例のく図示せ
ず）の動作を示すタイミングチャートである。

第２図（Ｂ）において、ＳＬＩ，ＳＬ２，ＳＬ３は、第
２図（Ａ）におけるデータラッチ回路ＬＬ，Ｌ２，Ｌ３
を各々制御する制御信号である，データラッチ回路Ｌ１
にデータが入力されると信号＆ｉＳＬ１が“１′となり
データラッチ回路Ｌ１に入力されたデータがランチされ
、データ処理部Ｍ１の処理が開始され、その出力結果は
、信号線ＳＬ２が１１”となるタイミングでデータラッ
チ回路Ｌ２によりラッチされ第１段目のバイブライン段
の処理が終了する。

以下第２段目のパイプライン段の処理は、信号線ＳＬ２
が“ｌ”と変化してから信号線ＳＬ３が“１”と変化す
るまでの時間にデータ処理部Ｍ２によりデータ処理がな
されデータラッチ回路Ｌ３にその結果がラッチされるこ
とで終了する。

このように構威されたパイプライン処理機構では、第１
のデータが第１段目のパイプライン段でデータ処理を受
け、データラソチ回路Ｌ２にラッチされ第２段目のバイ
ブラインでの処理が開始されると同時に第２のデータが
データラッチ回路Ｌ１にラッチされ第■段目のバイブラ
イン段の処理が開始される。

さて、第１図に戻って、本実施例について説明する。

第２図で説明したように、入力部（２００）とデータラ
ッチ回路（１０）（以降、入力パイプライン段）、デー
タラッチ回路（１０）とデータラッチ回路（２０）（以
降、第１パイプライン段）、データラッチ回路（２０）
とデータラッチ回路（３０）（以降、第２バイブライン
段）、データを構威している。

また、本実施例においては、レジスタ群（ｌ１）を構戒
するレジスタの数をｌとすると、１≧１であれば、連続
的に入力される浮動小数点データに対し各バイブライン
段では、独立に浮動小数点累算が実行される。

本実施例の説明では、１＝３の場合について説明する。

１．パイプライン段の動作 本実施例では、各パイプライン段の処理は、第８図にお
いて説明した従来技術の機能の分割であり以下に示す動
作をする． ■入力パイプライン段 入力部（２　０　０）にデータが到着しその指数フィー
ルド、仮数フィールドが指数入力処理部（２）および、
仮数補数器（１〉に各々に入力され仮数部の２の補数表
示への変換、仮指数の検出、次段で行われる仮数部の桁
合わせ処理のための指数差の算出が行われる。

それらの出力結果がデータラッチ回路（１０）にラッチ
され入力パイプライン段の処理が終了する。

■第１パイプライン段 入力されたデータがデータラッチ回路（１０）にラッチ
された後、第１パイプライン段の処理が開始される． データラッチ回路（１０）の出力の指数の差を格納する
フィールドと仮数フィールドが桁合わせ処理部（３）に
入力され桁合わせ処理が行われその結果、およびデータ
ラッチ回路（１　０）の仮指数フィールドが各々データ
ラッチ回路（２ｏ）に格納され第１パイプライン段の処
理が終了する。

■第２パイプライン段 データラッチ回路（２０）にデータがラッチされると零
段の処理が開妬される。桁合わせ処理部の演算結果、お
よび仮指数がデータラソチ回路〈３０）の対応するフィ
ールドにランチされ第２のパイプライン段の処理が終了
する。

■第３バイブライン段 データラッチ回路（３０）にデータがランチされると本
段の処理が開始される。仮数演算処理部（４）の出力結
果が格納されたデータラッチ回路（３０）の仮数フィー
ルドが仮数正規化処理部（５）に入力され、正規化シフ
ト量が指数正規化処理部（６）へ、また仮数部の正規化
処理結果がレジスタ分配手段（８）へ入力される。指数
正規化処理部（６）では、データラッチ回路（３ｏ）の
出力仮指数フィールドおよび前述した正規化シフト量が
入力されることにより指数の正規化処理が行われその結
果が、同じく、レジスタ分配手段（８）へ入力される。

レジスタ分配手段（８）は、入力されたデータをレジス
タ群（１ｌ）を構成するレジスタ（１１−１）〜（１１
−３）の順に出力する。レジスタ選択千段９は、レジス
タ群（１１）を構戒するレジスタ（１１−１）〜（１１
−３）の出力を、レジスタ（１１〜１）〜（１１−３）
の順に選択しその指数フィールドおよび仮数フィールド
を、各々指数入力処理部（２）および桁合わせ処理部（
３）へフィードバック手段（４０）および（４１）を介
して戻され、第３パイプライン段の処理が終了する。

２．初期化および初期化後の動作 （１）初期化 リセット信号線（１　０　０）を論理値“０”とするこ
とで、レジスタ群（ｌ１）の内容は、クリアされる。

（ｎ）初期化後の動作 この時点では、スイッチ手段（４　０　０）は、入力デ
ータを選択している。

データが入力部（２００）に到着するとデータラッチ回
路（１０）がデータ入力可能な状態となりその指数フィ
ールド、仮数フィールドに各々指数入力処理部〈２）か
らの出力および仮数補数器（１）からの出力が各々のフ
ィールドに入力される。指数入力処理部（２）において
は、入力データの指数部およびゼロクリアされたレジス
タ群（ｌ１）の出力が入力されているのでデータラッチ
回路（ｌＯ）の指数フィールドおよび指数差を入力する
フィールドには、ともに入力データの指数部の数値が入
力される。また、仮数フィールドには、入力データの仮
数フィールドを２の補数表現に変換した結果がラッチさ
れ入力パイプライン段の処理が終了する。

以下第８図の初期化直後の動作の説明と同様に第１番目
に入力されたデータは、第１パイプライン段、第２パイ
プライン段を処理を受けずに通過し、レジスタ分配手段
（８）により、レジスタ群（１１）の第１番目のレジス
タ（１１−１）に格納される。

以下、同様にしてレジスタ（１１−２）は、第２番目に
入力されたデータが格納され、レジスタ（１１−３）に
は、第３番目に入力されたデータが格納される。このよ
うにしてレジスタ群（１１）に入力されたデータの３個
を格納して初期化後の動作を完了する。

（ＩＩ［）　ｉｌｍ常動作 この時点でも、スイッチ手段（４　０　０）は、入力デ
ータを選択している。初期化直後の動作を完了した時点
でレジスタ群（１１）を構戊する各レジスタ（１１−１
）．　　（１１−２）　　（１１−３）には入力された
データが格納され、そしてそのデタの指数部は入力され
た状態で、仮数部は２の補数表現に変換された状態でそ
れぞれ格納されている。

すなわち、レジスタ群（１　１）の１番目のレジスタ（
１１−１）には最初に入力されたデータが、２番目のレ
ジスタ（１１−２）には２番目に入力されたデータが、
３番目のレジスタ（１１−３）には３番目に入力された
データが格納されている。

また、レジスタ選択手段（９）により、レジスタ群（１
１）の１番目のレジスタ（１１−１）に格納されている
データの指数フィールド、および仮数フィールドは、指
数入力処理部（２）の一方の入力端、およびデータラッ
チ回路（１０）の仮数フィールドへ各々入力されている
。

従って、以降のパイプライン段で、この段のレジスタに
格納されていたデータとの浮動小数点加算が実行され再
びレジスタ（１１−１）に格納される。

以降、同様にしてＫ番目に入力されるデータと、レジス
タ群（ｌ１）を構成する（Ｌ＋１）番目（Ｌは、Ｋを３
で割った剰余）のレジスタに格納されているデータとの
浮動小数点加算が行われる。

すなわち、Ｊ番目のレジスタには、Ｊ番目、（Ｊ＋３）
番目、　（Ｊ＋６）番目・・・　（Ｊ　＋　３　Ｎ）番
目・・・に入力されたデータの累算結果が格納されてい
く。

以上説明したように、入力されたデータは、レジスタ群
（１１）を構成するレジスタの何れかに累算され、また
、累算の途中結果がデータラソチ回路（１０）〜（３０
）に格納されている。

（Ｉ［Ｉ）出力処理 従って、最終的な累算結果を得るためには、レジスタ群
（１１）の各々に格納されているデータおよび、データ
ラッチ回路（３０）より出力されるデータを所望の浮動
小数点フォーマントに変換し加算してやればよい。

浮動小数点累算を必要とするデータの入力が終了した時
点で、以下の過程を実行することで最終的な結果が得ら
れる。

■スイッチ手段（４００）およびレジスタ選択手段（８
）を制御することにより入力部（２００）に入力するデ
ータをデータラッチ回路（３０）より出力されるデータ
にし、また、レジスタ選択手段（９）を制御することに
より、レジスタ（１１−１）の出力の指数フィールドお
よび仮数フィルドを各々指数入力処理部（２）および桁
合わせ処理部（３）へ入力する。

づぎのパイプラインステップでは、レジスタ（１１−１
）とデータラッチ回路（３０）に各々格納されていたデ
ータの浮動小数点加算の実行が開始される。その次のパ
イプラインステップでは、同様にして、レジスタ（１１
−２）に格納されていたデータと、データラッチ回路（
３０）より出力されるデータとの浮動小数点加算が開始
される。

さらに、次のパイプラインステップでは、レジスタ（１
１−３）に格納されていたデータとデークランチ回路（
３０）より出力されるデータの浮動小数点加算が開始さ
れ、結果として、データラッチ回路（１０）〜（３０）
のみに浮動小数点累算の結果、もしくは、途中結果が格
納された状態となる。

■次の、パイプラインステソプでレジスタ分配手段（８
）を制御することによりデータラッチ回路（３０）の出
力をレジスタ（１１−１）へ入力する。この時点で、デ
ータラソチ回路（３０）およびレジスタ（１１−１）に
は、累算の部分和が、データラッチ回路（２０）には、
累算の途中経過が格納さている。

従って、次のパイプラインステソプでデータラッチ回路
（３０）とレジスタ（１１−１）に格納さていたデータ
の浮動小数点加算が開始される。

この時点で、データラッチ回路（３０）には累算の部分
和が、データラッチ回路（１０）には累算の途中経過が
、各々格納されている。

■レジスタ分配手段（８）を制御することにより、次の
パイプラインステップで、データラソチ回路（３０）の
出力をレジスタ（１１−１）へ出力する。この時点で、
データラソチ回路（２０）に累算の途中経過がレジスタ
（１１−１）に累算の部分和が各々格納されている。

■パイプライン制御部を制御することで、次のパイプラ
インステンプではレジスタ（１１−１）に格納されてい
るデータを不変に保つ。この時点で、データラッチ回路
（３０）には、累算の部分和が格納されているので、次
のパイプラインステップにおいてデータラッチ回路（３
０）に格納ささているデータとレジスタ（１１−１）に
格納されているデータとの浮動小数点加算が開姑され、
以降のパイプライン段で最終的な累算結果が計算され、
データラッチ回路（３０）に格納される。

以降、データラッチ回路（３０）に格納されているデー
タの仮数部をレジスタ分配手段（８）およびスイッチ手
段（４００）を制御することにより仮数補数器（１）に
入力し、仮数補数器（１）により仮数部が正の場合は処
理せず、符号フィルドを“Ｏ″にセットし、また負の数
の場合は２の補数をとり、符号フィールドを“１”にセ
・ツトし出力部（図示せず）より外部へ出力する。

なお、この実施例ではデータラッチ回路を、仮数補数器
（１）と桁合わせ処理部（３）とを結合する信号線上に
、桁合わせ処理部（３）と仮数演算処理部（４）とを結
合する信号線上に、仮数演算処理部（４）と仮数正規処
理部（５）とを結合する信号線上に挿入さている例のみ
示したが、データラッチ回路を挿入する位置は、仮数補
数器（１）、仮数入力処理部（２）、桁合わせ処理部（
３）、仮数演算処理部（４）、仮数正規処理部（５〉の
内部であっても同一もしくは、それ以上の効果を奏する
。第３図は、その一例として仮数演算処理部の内部にデ
ータラソチ回路を配置した例を示した図であり回路のク
リティカルパス上にデータラッチ回路を挿入することに
よりスループソトを高めている。

また、本実施例では、レジスタ群を構戊するレジスタの
数を３個に限ったが、３個以上であっても同一の効果を
奏する。また、レジスタ群の構戒は、レジスタを直列に
接続したものであっても同一の効果を奏する。さらに、
レジスタ群、データラッチ回路よりの出力を入力部に入
力するフィールドバンク手段は、２種類に限らず多数あ
ってもよい。

〔発明の効果〕

以上のように本発明によれば、指数入力処理部と指数正
規化処理部と桁合わせ処理部と仮数演算処理部と仮数正
規化処理部とがパイプライン処理可能な構成にするため
のデータラッチ回路を複数個設け、これらのデータラッ
チ回路を用いてパイプライン処理を行った処理結果を順
次格納する結果レジスタを複数個設け、更に複数個の結
果レジスタの内容を指数入力処理部および桁合わせ処理
部へ入力するフィードバンク手段を設けて構戊したので
、連続的に入力される浮動小数点データの累算を行う場
合、１個の入力データの累算が終了するまで後続のデー
タを待機させることなく浮動小数点累算を連続して実行
でき、また、容易に累算結果が取り出せ、したがって効
率良くデータ処理を行えるという効果が得られる。例え
ば、音響処理等のようにダイナミックレンジが広いデー
タの積和処理をリアルタイムに実行する必要のある応用
に対しては特に本発明の浮動小数点累算器は効果的であ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る浮動小数点累算器の
構成を示すブロソク図、第２図（Ａ）はパイプライン制
御の一例を説明するためのブロソク図、第２図（Ｂ）は
そのパイプライン制御の動作を説明するためのタイ貴ン
グチャート、第３図は仮数演算処理部にデータラッチ回
路を配置したことを示すブロソク図、第４図はＩＥＥＥ
　７４５標準フォーマットを示す図、第５図は浮動小数
点加算における桁合わせのアルゴリズムを説明するため
の図、第６図および第７図は浮動小数点演算における正
規化処理のアルゴリズムを説明するための図、第８図は
従来の浮動小数点累算器の構戒を示すブロソク図である
。 （２）・・・指数入力処理部、（３）・・・桁合わせ処
理部、（４）・・・仮数演算処理部、（５）・・・仮数
正規化処理部、（６）・・・指数正規化処理部、（１　
１−１）．　　（１１−２）（１１−３）　　・・・結
果レジスタ、（１０），（２０），　　（３０）　　・
・・データラソチ回路、（４０），　　（４１）　　・
・・フィードバック手段。

Claims (1)

【特許請求の範囲】
1. 　入力された第１および第２の浮動小数点数（ただし、
   第１および第２の浮動小数点数に属する指数の値を各々
   Ｅ＿１、Ｅ＿２とするとＥ＿１≦Ｅ＿２を満たすものと
   する）の指数部の差を算出し、かつ該第２の浮動小数点
   数の指数部である仮指数を検知する指数入力処理部と、
   この指数入力処理部により検知された上記指数部の差に
   従って上記第１の浮動小数点数に属する仮数部を桁合わ
   せのために下位側にシフト処理する桁合わせ処理部と、
   この桁合わせ処理部によりシフト処理された上記第１の
   浮動小数点数に属する仮数部と上記第２の浮動小数点に
   属する仮数部との加算を行う仮数演算処理部と、この仮
   数演算処理部から出力される仮数部演算結果を所定の浮
   動小数点フォーマットに再構成するため上記仮数演算処
   理部から出力される仮数部演算結果をシフト処理すると
   共に該シフト量を出力する仮数正規化処理部と、上記仮
   指数より上記シフト量を減じる指数正規化処理部と、上
   記仮数正規化処理部から出力される仮数部および上記指
   数正規化処理部から出力される指数部を格納する結果レ
   ジスタとを備えた浮動小数点累算器において、上記指数
   入力処理部と上記指数正規化処理部と上記桁合わせ処理
   部と上記仮数演算処理部と上記仮数正規化処理部とがパ
   イプライン処理可能な構成にするためのデータラッチ回
   路を複数個設け、これらのデータラッチ回路を用いてパ
   イプライン処理を行った処理結果を順次格納する上記結
   果レジスタを複数個設け、更に該複数個の結果レジスタ
   の内容を上記指数入力処理部および上記桁合わせ処理部
   へ入力するフィードバック手段を設けたことを特徴とす
   る浮動小数点累算器。