JPH0816366A - 除算器およびその除算方法 - Google Patents

Abstract

(57)【要約】 【目的】 演算回路の規模を大きくすることなく、演算
スピードを高速化でき、しかも演算精度を向上できる除
算器およびその除算方法を提供する。 【構成】 除算器は割られる数および割る数がセットさ
れるレジスタ１、２、１ビット分の商を演算する比較器
４、割られる数とラッチ９に保持された数を選択的に出
力するマルチプレクサ３、減算器６、マルチプレクサ
７、１ビットシフター８、シフトレジスタ５を備える。
除算同期クロックＣＬＫにしたがって、上位桁から１ビ
ットずつシフトされ、マルチプレクサ３から出力される
数を比較器４により割る数と比較して１ビット分の商を
演算する。商に「１」が立つときは減算器６によりマル
チプレクサ３から出力された数から割る数を減算してつ
ぎの演算対象とする。比較器４の商は除算同期クロック
ＣＬＫに同期してシフトレジスタ５に順次格納され、演
算精度分だけシフトすると、商が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は除算器およびその除算方
法に関する。

【０００２】

【従来の技術】従来、画像圧縮における量子化や画像フ
ィルタリング演算等における除算器では、乗算器を利用
して割られる数（被除数）ａと割る数（除数）の逆数１
／ｂとを乗算して商ａ／ｂを演算する方式が一般に行な
われている。

【０００３】従来の除算器では、割る数の逆数の計算に
際して画像処理回路中に逆数計算に使用する逆数テーブ
ルを設けることで逆数を計算するＣＰＵの負荷を軽減し
ている。

【０００４】

【発明が解決しようとする課題】しかしながら、画像処
理回路中に逆数の計算に使用する逆数テーブルを設ける
ことは、演算回路の規模を大きくすると共に演算スピー
ドの低下を招いてしまう。また、逆数テーブルのビット
幅の制限により演算精度が低下してしまうといった問題
もあった。

【０００５】そこで、本発明は演算回路の規模を大きく
することなく、演算スピードを高速化でき、しかも演算
精度を向上できる除算器およびその除算方法を提供する
ことを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係る除算器は、被除数および除
数からなる除算式を２進数で演算して商を求める除算器
であって、前記除数とデータとを比較することにより１
ビットの商を演算する比較手段と、該演算された１ビッ
トの商が１のときに前記比較されたデータから前記除数
を減算する減算手段と、該減算されたデータと前記被除
数のデータとを前記１ビットの商の値に応じて選択する
選択手段と、該選択されたデータを上位の桁方向に１ビ
ットシフトするシフト手段と、該シフトされたデータを
保持して、前記比較手段に入力するラッチ手段と、前記
演算された１ビットの商を蓄積するシフトレジスタと、
該蓄積された１ビットの商が所定の桁数に達すると、該
商を出力する出力手段とを備える。

【０００７】請求項２に係る除算器は、入力された被除
数の上位ビットと除数との大小を比較する比較手段と、
前記入力された被除数の上位ビットに桁合わせされた除
数を減算する減算手段と、該減算された減算手段の出力
と前記入力された被除数のうち、どちらか一方を前記比
較手段の出力に応じて選択する選択手段と、該選択され
た出力を上位桁方向にシフトした後に保持するラッチ手
段と、前記比較手段の出力を入力し、所定のクロック入
力後に商として取り出すシフトレジスタとからなる除算
エレメントを有する。

【０００８】請求項３に係る除算器は、請求項２に係る
除算器において前記除算エレメントをパイプライン状に
複数接続し、該パイプラインの次段の除算エレメントに
対し、前記ラッチ手段の出力を被除数とし前記除数をそ
のままにして伝幡し、前記各除算エレメントの出力をビ
ット列にまとめて商として取り出すラッチ手段を備え
る。

【０００９】請求項４に係る除算器は、請求項１記載の
除算器を除算ユニットとして複数有し、該各除算ユニッ
トに、連続する除算演算の除数と被除数を分配する入力
部と、カウンタ出力を入力するラインデコーダと、該入
力されたカウンタ出力に応じて前記各除算ユニットを順
次選択し、該選択された除算ユニットの出力を商として
取り出すセレクタとを備える。

【００１０】請求項５に係る除算方法は、被除数および
除数からなる除算式を２進数で演算して商を求める除算
方法であって、前記除数とデータとを比較することによ
り１ビットの商を演算し、該演算された１ビットの商が
１のときに前記比較されたデータから前記除数を減算
し、該減算されたデータと前記被除数のデータとを前記
商の値に応じて選択し、該選択されたデータを上位の桁
方向に１ビットシフトし、該シフトされたデータを保持
して、前記比較されるデータとし、前記演算された１ビ
ットの商を蓄積し、該蓄積された１ビットの商が所定の
桁数に達すると、該商を出力する。

【００１１】

【作用】本発明の請求項１に係る除算器では、被除数お
よび除数からなる除算式を２進数で演算して商を求める
際に、比較手段により前記除数とデータとを比較するこ
とにより１ビットの商を演算し、減算手段により該演算
された１ビットの商が１のときに前記比較されたデータ
から前記除数を減算し、選択手段により該減算されたデ
ータと前記被除数のデータとを前記１ビットの商の値に
応じて選択し、シフト手段により該選択されたデータを
上位の桁方向に１ビットシフトし、該シフトされたデー
タを保持して、ラッチ手段により前記比較手段に入力
し、シフトレジスタにより前記演算された１ビットの商
を蓄積し、該蓄積された１ビットの商が所定の桁数に達
すると、出力手段により該商を出力する。

【００１２】請求項２に係る除算器の除算エレメントで
は、比較手段により入力された被除数の上位ビットと除
数との大小を比較し、減算手段により前記入力された被
除数の上位ビットに桁合わせされた除数を減算し、該減
算された減算手段の出力と前記入力された被除数のう
ち、選択手段によりどちらか一方を前記比較手段の出力
に応じて選択し、ラッチ手段により該選択された出力を
上位桁方向にシフトした後に保持し、前記比較手段の出
力を入力し、シフトレジスタにより所定のクロック入力
後に商として取り出す。

【００１３】請求項３に係る除算器では、パイプライン
状に複数接続された次段の除算エレメントに対し、前記
ラッチ手段の出力を被除数とし前記除数をそのままにし
て伝幡し、ラッチ手段により前記各除算エレメントの出
力をビット列にまとめて商として取り出す。

【００１４】請求項４に係る除算器では、複数設けられ
た各除算ユニットに、入力部により連続する除算演算の
除数と被除数を分配し、ラインデコーダによりカウンタ
出力を入力し、該入力されたカウンタ出力に応じて前記
各除算ユニットを順次選択し、セレクタにより該選択さ
れた除算ユニットの出力を商として取り出す。

【００１５】

【実施例】つぎに、本発明の除算器およびその除算方法
の実施例について説明する。

【００１６】［第１実施例］図１は第１実施例の除算器
の構成を示すブロック図である。除算器は除算ユニット
２０からなり、１および２はそれぞれ割られる数（被除
数）および割る数（除数）を設定する入力レジスタであ
る。４は商を演算する比較器、５は演算された商を格納
するシフトレジスタ、６は除算途中で発生する減算処理
を行なう減算器である。

【００１７】また、８は商の桁に応じて割られる数を設
定するためのシフターである。商は上位の桁より１ビッ
トずつ求められてシフトレジスタ５に入力されるが、求
める商の演算精度、即ち桁数に応じて除算同期クロック
ＣＬＫがシフトレジスタ５およびラッチ９に与えられ
る。

【００１８】つづいて、除算器の動作について説明す
る。レジスタ１には割られる数がセットされ、レジスタ
２には割る数がセットされる。カラー静止画像データ圧
縮の国際標準規格であるＪＰＥＧの画像圧縮方式の場合
を想定すると、割られる数としてＤＣＴ係数がセットさ
れ、割る数として量子化ステップ幅がセットされる。

【００１９】マルチプレクサ（ＭＰＸ）３にはレジスタ
１の出力とラッチ９の出力が入力され、開始信号により
レジスタ１の出力が選択されて比較器４に出力される。

【００２０】一方、比較器４にはレジスタ２にセットさ
れた割る数が入力され、マルチプレクサ３の値との大小
関係が判断される。このとき、レジスタ１の上位１ビッ
トに相当する部分だけが比較器４で比較される。もし、
マルチプレクサ３の出力がレジスタ２より大きいか等し
ければ比較器４の出力は「１」を発生し、それ以外では
「０」を発生する。

【００２１】その値が最上位桁の商としてレジスタ５に
入力される。減算器６はマルチプレクサ３の出力である
割られる数から割る数を減算するもので、比較器４の商
の位に割る数であるレジスタ２の最下位の桁に合わせて
減算を行なう。従って、商に「１」が立ったときに減算
処理を行なうものである。

【００２２】マルチプレクサ７はマルチプレクサ３の出
力および減算器６の出力が入力され、かつ比較器４によ
り商に「１」が立った場合には減算器６の出力を選択
し、比較器４により商が「０」である場合には何も処理
されないマルチプレクサ３の値を選択する。即ち、マル
チプレクサ７は商に応じた処理結果を出力する。

【００２３】この出力値はシフター８により１ビット上
位の桁にシフトされ、次の桁の商の演算に備えるべくラ
ッチ９に保持される。また、商はシフトレジスタ５に保
持される。この２つの保持動作は除算同期クロックＣＬ
Ｋに同期して行なわれる。この除算同期クロックＣＬＫ
によりマルチプレクサ３に与えられた除算の開始信号は
解除される。解除後に、マルチプレクサ３はラッチ９を
出力とする前述と同様の動作を行なうが、このとき比較
器４はレジスタ１と比較して上位２桁を比較の対象とす
る。

【００２４】減算器６で行なわれる減算処理は、シフタ
ー８の効果により割られる数の商が立つ位が１ビット下
位に移動し、その商が立つ位と割る数であるレジスタ２
の最下位ビットが同じ位の桁として減算処理される。例
えば、最初の商が「０」であったならば、割られる数で
あるレジスタの上位２ビットが比較器４で比較され、減
算器６で減算される。

【００２５】図２は除算演算の具体例を示す説明図であ
る。除算式は数式（１）に示す通りであり、２進数の演
算が除算ユニット２０で行われる。

【００２６】

【数１】１．０ ÷ ５ 割られる数「１．０」は図２のａに設定され、割る数
「５」は２進数１０１としてｂに設定される。ａ、ｂは
それぞれレジスタ１、２に相当する。

【００２７】まず、最初に図中（１）に示す２桁分の除
算動作について示す。割られる数ａの最上位桁「１」と
割る数ｂの「１０１」を比較すると、割られる数ａの
「１」の方が小さいので、商「０」が立つ。もし、割ら
れる数ａの「１」の方が大きいか又は等しければ商
「１」が立つ。この比較は比較器４で行なわれる。比較
器４はａ＜ｂならば商を「０」とし、ａ≧ｂならば商を
「１」とする。

【００２８】つづいて、割られる数ａの最上位桁から２
番目の桁を加えた「１０」と割る数ｂの「１０１」とを
比較すると、商の２桁目に「０」が立つ。ここで、割ら
れる数ａの最上位桁から２番目の桁を加えた「１０」は
シフター８により実現される。

【００２９】さらに、割られる数ａの値が１ビットシフ
トされて上位３ビットとなる「１００」と割る数ｂの
「１０１」を比較すると、１００＜１０１であるので、
図中（２）に示す商は「０」が立つ。

【００３０】また、割られる数ａの値がさらに１ビット
シフトされて上位４ビットである「１０００」と割る数
ｂの「１０１」を比較すると、１０００≧１０１なので
ここで初めて商に「１」が立つ。商に「１」が立った場
合、同図（４）に示すように比較された２つの値で減算
処理を行なう。このとき、１０００−１０１＝０１１が
得られ、つづいてこの値に割られる数ａの上位５ビット
目が加えられて同図（５）に示す「０１１０」が得られ
る。上位５ビット目はシフター８によって加えられる。

【００３１】減算処理では、割られる数ａの値は実際に
減算が行なわれる桁より下位の桁は変化しないので、必
要な桁だけ減算処理を行ない、その後に割られる数の５
桁目以降と合成してもよいし、最初から割られる数ａの
５桁目以降を加えた値から割る数ｂを桁揃えした値、つ
まり「１０１×1×2……×n」を減算するようにしても
良い（×1〜×nは「０」を示す）。このような減算処理
は減算器６にて行なわれる。

【００３２】つづいて、同図（５）に示す「０１１０」
と割る数「１０１」を比較する。割る数「１０１」は減
算結果であり、それまでの単なるシフト結果とは異な
り、マルチプレクサ（ＭＰＸ）７によって比較結果であ
る商の値によって演算結果が選択される。０１１０≧１
０１なので、同図（６）に示すように商に「１」が得ら
れる。さらに、０１１０−１０１の減算を行ない（同図
（７））、その結果「００１」に割られる数ａのシフト
結果である６桁目の「０」が加わり、「００１０」が得
られる（同図（８））。

【００３３】つぎに、商が「１」であったので、減算結
果に基づく「００１０」と割る数ｂの「１０１」の比較
が行なわれ、００１０＜１０１なので商に「０」が立つ
（同図（９））。商が「０」の場合、計算上同図（１
０）に示すように「０」が引かれるが、実際には減算処
理は行なわれず、割られる数ａの７桁目の「０」を加え
た「００１００」が得られる。この処理はマルチプレク
サ（ＭＰＸ）７で減算結果「００１０−１０１」でな
く、「００１０」を選択する動作で実現される。

【００３４】つぎに、「０１００」と割る数ｂの「１０
１」の比較結果として、商に「０」が立つ（同図（１
１））。この後、商の演算精度に応じた必要桁数が得ら
れるまで同様の処理が繰り返される。

【００３５】ところで、この除算で小数点の位置は割ら
れる数の小数点の位置が最上位からｓ桁目で、割る数の
小数点の位置が下位からｔ桁目とすれば商の上位から
（ｓ＋ｔ）桁目に小数点が入る。この１．０÷５の計算
例ではｓ＝１、ｔ＝０なので、商の１桁目に小数点が入
る。

【００３６】以上示した本実施例の除算器によれば、比
較器４、減算器６では除算同期クロックＣＬＫ毎に上位
３桁、４桁、５桁……というように処理ビットがずれて
いく。これはシフタ８によるものである。ただし、割る
数の有効ビット長＋１が比較器４、減算器６における最
大ビット幅として回路規模に制限ができる。

【００３７】このようにして除算同期クロックＣＬＫに
同期して次々と得られた商はシフトレジスタ５に次々と
シフトされながら、取り込まれ最終的に必要な演算精度
分の除算同期クロックＣＬＫを与えた後に、商をシフト
レジスタからパラレルに取り出すことが可能である。ま
た、このことから除算同期クロックＣＬＫ数を制御する
だけで、同一の除算器で所望の演算精度を得ることが可
能になった。

【００３８】［第１実施例の変形例］第１実施例の変形
例として、比較器４の代わりに減算器６のキャリーによ
ってもマルチプレクサ３とレジスタ２の大小判定を行な
えるので、それをマルチプレクサ７およびシフトレジス
タ５に商として与えてもよい。

【００３９】さらに、別の変形例として、ラッチ９に保
持された値が「０」か否かを判断するためにコンパレー
タ（比較器）を配し、ラッチ９の出力が「０」と判断さ
れたときには割り切れたと判断し、除算動作を中断して
もよい。即ち、除算同期クロックＣＬＫを与える前に、
商をシフトレジスタ５から取り出してよい。

【００４０】しかし、この場合にはシフトレジスタ５ま
たは外部のシフター等により、桁合わせ処理を行ない、
小数点の位置を調整しなければならない。

【００４１】さらに、別の変形例としてはラッチ９の
内、比較器４で比較する上位ビットのみをマルチプレク
サ３に与える構成にしてマルチプレクサ３以降の回路部
分を削減することも可能である。この場合、マルチプレ
クサ７の出力はやはりシフター８の上位のみにセットさ
れ、下位はそのままのデータが残る。

【００４２】その後に１ビット分の上位方向へのシフト
が行なわれるように除算同期クロックＣＬＫと位相が半
クロックずれたクロック信号により１ビットシフター８
が動作するようにする。この変形例の場合には、レジス
タ１にセットされるべき割られる数が除算動作の最初に
１ビットシフタ８の下位部分およびラッチ９に直接設
定、保持し、レジスタ１を省略する構成にしても構わな
い。

【００４３】［第２実施例］つぎに、第２実施例の除算
器およびその除算方法について説明する。前記第１実施
例では、除算同期クロックＣＬＫを得たい商のビット数
分だけ与えないと、商が得られない構成であったが、第
２実施例では第１実施例に示す除算ユニット２０をパイ
プライン式に並列動作させることにより高速動作を実現
するものである。

【００４４】図３は第２実施例の除算器の電気的構成を
示すブロック図である。前記第１実施例と同一の構成部
分は同一の符号を示してその説明を省略する。前記第１
実施例と異なる点はつぎの通りである。マルチプレクサ
３が取り除かれ、除算エレメント１１−１〜１１−ｎが
並列にパイプライン状に接続されていることである。

【００４５】除算エレメント１１−１〜１１−ｎは除算
演算のうち、商の１ビット分の演算を行なう。商として
ｎビットの除算結果が必要な場合はｎ個の除算エレメン
トを用いる。

【００４６】各除算エレメント１１−１〜１１−ｎの中
のラッチ１０は割る数を保持するためのもので、除算エ
レメント１１−１についてはレジスタ２に割る数をセッ
トするときにラッチ１０に同時に同じ値がセットされる
ように制御する。残りの除算エレメント１１−２〜１１
−ｎでは、その前段の除算エレメントの割る数が除算同
期クロックＣＬＫ毎にラッチ１０に保持されて商の１ビ
ット分の除算が行なわれる。

【００４７】各商に対して、各除算エレメント１１−２
〜１１−ｎ内では減算を行ない、隣りのビットの商を求
めるためのデータはラッチ９から次段の除算エレメント
の比較器４に送られる。このように、１組の除算に対す
るｎビットの商の各ビットは、上位ビットから順に除算
エレメント１１−１〜１１−ｎに１ビットずつ得られ
る。得られた商は除算エレメント１１−ｐ（１１−ｐは
Ｐ番目の除算エレメント）において、シフトレジスタ５
でｎ−ｐ回の除算同期クロックＣＬＫの遅延を受けてラ
ッチ１２に送られ、ここで、始めてｎビットの商が得ら
れる。

【００４８】レジスタ２、ラッチ１０に与える開始信号
を除算同期クロックＣＬＫと同じ周期で与えながら、割
る数と割られる数とをそれぞれレジスタ２、レジスタ１
に与えれば、ラッチ１２からは除算同期クロックＣＬＫ
毎に各組の商が得られる。ただし、開始信号を与えてか
ら除算同期クロックＣＬＫがｎクロック目になると、ラ
ッチ１２に初めて商が得られるパイプライン動作にな
る。また、このときに各除算エレメント１１−１〜１１
−ｎでは、上位の桁方向のビットシフトを行なうので、
パイプラインの後段の除算エレメント程、下位のビット
が不要になり、上位ビットは増加する。したがって、減
算器６、１ビットシフタ８、ラッチ９などの回路負荷が
小さくなり、シフトレジスタ５のシフトレジスタ５のシ
フト量も小さくなる。これは上位ビット数は割る数＋１
ビットに制限されることも要因である。

【００４９】［第３実施例］つぎに、第３実施例の除算
器およびその除算方法について説明する。図４は第３実
施例の除算器の電気的構成を示すブロック図である。第
３実施例の除算器は除算同期クロックＣＬＫ毎に入力さ
れる除算の組みを高速にリアルタイムで処理することに
特徴を有する。前記第２実施例では除算エレメントをパ
イプライン状に接続し商の各ビットを別々のエレメント
で高速処理する形態であったが、第３実施例の除算器で
は、完全に独立した除算ユニット２０−１〜２０−ｎで
別々の除算を行なう。

【００５０】図１に示した一組の除算を行なう除算ユニ
ット２０では、商をｎビットとすると、一組の処理に除
算同期クロックＣＬＫでｎクロックの処理時間を要する
ので、ｎ組の除算ユニットが同時に必要となる。図４に
は除算ユニット２０−１から除算ユニット２０−ｎが並
列に配置されている。割られる数の入力部２１と割る数
の入力部２２の出力データは、それぞれ各除算ユニット
２０−１〜２０−ｎ内のレジスタ１、レジスタ２に入力
されている。ただし、除算同期クロックＣＬＫをクロッ
クとするｎ進カウンタ２３の出力がラインデコーダ２４
によりデコードされ、除算ユニット２０−１から順に除
算ユニット２０−ｎまで順次レジスタ１、レジスタ２へ
の書き込み許可信号を発する。したがって、入力部２
１、２２で各除算同期クロックＣＬＫ毎に次々に与えら
れる除算の組は除算ユニットに順番にセットされ、除算
が行なわれる。

【００５１】つまり、各除算ユニット２０−１〜２０−
ｎでは、ｎクロックに１回の割合でレジスタ１、２に除
算の組がセットされるのでｎクロック毎に商が演算され
てセレクタ２５に出力される。セレクタ２５では、ｎ進
カウンタ２３の出力により除算ユニット２０−１〜２０
−ｎの内１つを選択し、商として出力する。ただし、最
初のｎクロック分は、商が得られていないので、無視さ
れた後に除算ユニット２０−１〜２０−ｎが順番に選択
される動作をする。

【００５２】また、セレクタ２５の制御入力として、ｎ
進カウンタの出力ではなくラインデコーダ２４の出力を
使えば、セレクタ２５を構成する上で負荷が軽減される
ことは言うまでもない。さらに、セレクタ２５を取り除
いて各除算ユニット内のシフトレジスタ５の出力コント
ロール線をラインデコーダ２４の出力を用いて制御し、
除算ユニット２０−１〜２０−ｎの出力線を結線（ワイ
ヤードオア）する構成であってもよい。

【００５３】

【発明の効果】本発明の請求項１に係る除算器によれ
ば、被除数および除数からなる除算式を２進数で演算し
て商を求める際に、比較手段により前記除数とデータと
を比較することにより１ビットの商を演算し、減算手段
により該演算された１ビットの商が１のときに前記比較
されたデータから前記除数を減算し、選択手段により該
減算されたデータと前記被除数のデータとを前記１ビッ
トの商の値に応じて選択し、シフト手段により該選択さ
れたデータを上位の桁方向に１ビットシフトし、該シフ
トされたデータを保持して、ラッチ手段により前記比較
手段に入力し、シフトレジスタにより前記演算された１
ビットの商を蓄積し、該蓄積された１ビットの商が所定
の桁数に達すると、出力手段により該商を出力するの
で、除算の際に逆数の演算を行なって乗算により除算を
行なう必要がない。また、外部に逆数演算手段を設ける
必要がなく、精度の高い演算を行なうことができる。さ
らに、簡単な回路構成で商を１ビットずつ順次算出する
ことから回路規模が小さく、容易にハードウェアで実現
できる。また、所定の桁数を増やすことにより所望のビ
ット数の商を得ることができ、演算精度を高めることが
できる。

【００５４】請求項２に係る除算器によれば、比較手段
により入力された被除数の上位ビットと除数との大小を
比較し、減算手段により前記入力された被除数の上位ビ
ットに桁合わせされた除数を減算し、該減算された減算
手段の出力と前記入力された被除数のうち、選択手段に
よりどちらか一方を前記比較手段の出力に応じて選択
し、ラッチ手段により該選択された出力を上位桁方向に
シフトした後に保持し、前記比較手段の出力を入力し、
シフトレジスタにより所定のクロック入力後に商として
取り出すので、除算エレメントをパイプライン化するこ
とができる。また、所定のクロック数を増減することに
より所望のビット数の商を得ることができる。

【００５５】請求項３に係る除算器によれば、パイプラ
イン状に複数接続された次段の除算エレメントに対し、
前記ラッチ手段の出力を被除数とし前記除数をそのまま
にして伝幡し、ラッチ手段により前記各除算エレメント
の出力をビット列にまとめて商として取り出すので、除
算エレメントのパイプライン化により１クロック毎に１
組の除算を行なうことができ、除算動作を高速化でき
る。

【００５６】請求項４に係る除算器によれば、複数設け
られた各除算ユニットに、入力部により連続する除算演
算の除数と被除数を分配し、ラインデコーダによりカウ
ンタ出力を入力し、該入力されたカウンタ出力に応じて
前記各除算ユニットを順次選択し、セレクタにより該選
択された除算ユニットの出力を商として取り出すので、
除算ユニットの並列化により１クロック毎に１組の除算
を可能にし、高速な除算動作を行なうことができる。

【００５７】請求項５に係る除算方法によれば、被除数
および除数からなる除算式を２進数で演算して商を求め
る除算方法であって、前記除数とデータとを比較するこ
とにより１ビットの商を演算し、該演算された１ビット
の商が１のときに前記比較されたデータから前記除数を
減算し、該減算されたデータと前記被除数のデータとを
前記商の値に応じて選択し、該選択されたデータを上位
の桁方向に１ビットシフトし、該シフトされたデータを
保持して、前記比較されるデータとし、前記演算された
１ビットの商を蓄積し、該蓄積された１ビットの商が所
定の桁数に達すると、該商を出力するので、除算の際に
逆数の演算を行なって乗算により除算を行なう必要がな
い。また、外部に逆数演算手段を設ける必要がなく、精
度の高い演算を行なうことができる。また、簡単な回路
構成で商を１ビットずつ順次算出することから回路規模
が小さく、容易にハードウェアを実現できる。また、所
定の桁数を増やすことにより所望のビット数の商を得る
ことができ、所望のビット数の商を得ることができる。

【図面の簡単な説明】

【図１】第１実施例の除算器の構成を示すブロック図で
ある。

【図２】除算演算の具体例を示す説明図である。

【図３】第２実施例の除算器の電気的構成を示すブロッ
ク図である。

【図４】第３実施例の除算器の電気的構成を示すブロッ
ク図である。

【符号の説明】

１、２ … レジスタ ３ … マルチプレクサ ４ … 比較器 ５ … シフトレジスタ ６ … 減算器 ８ … １ビットシフター ９、１０、１２ … ラッチ ２０ … 除算ユニット

Claims (5)

【特許請求の範囲】
1. 【請求項１】 被除数および除数からなる除算式を２進
   数で演算して商を求める除算器であって、 前記除数とデータとを比較することにより１ビットの商
   を演算する比較手段と、 該演算された１ビットの商が１のときに前記比較された
   データから前記除数を減算する減算手段と、 該減算されたデータと前記被除数のデータとを前記１ビ
   ットの商の値に応じて選択する選択手段と、 該選択されたデータを上位の桁方向に１ビットシフトす
   るシフト手段と、 該シフトされたデータを保持して、前記比較手段に入力
   するラッチ手段と、 前記演算された１ビットの商を蓄積するシフトレジスタ
   と、 該蓄積された１ビットの商が所定の桁数に達すると、該
   商を出力する出力手段とを備えた除算器。
2. 【請求項２】 入力された被除数の上位ビットと除数と
   の大小を比較する比較手段と、 前記入力された被除数の上位ビットに桁合わせされた除
   数を減算する減算手段と、 該減算された減算手段の出力と前記入力された被除数の
   うち、どちらか一方を前記比較手段の出力に応じて選択
   する選択手段と、 該選択された出力を上位桁方向にシフトした後に保持す
   るラッチ手段と、 前記比較手段の出力を入力し、所定のクロック入力後に
   商として取り出すシフトレジスタとからなる除算エレメ
   ントを有する除算器。
3. 【請求項３】 前記除算エレメントをパイプライン状に
   複数接続し、 該パイプラインの次段の除算エレメントに対し、前記ラ
   ッチ手段の出力を被除数とし前記除数をそのままにして
   伝幡し、前記各除算エレメントの出力をビット列にまと
   めて商として取り出すラッチ手段を備えたことを特徴と
   する請求項２記載の除算器。
4. 【請求項４】 請求項１記載の除算器を除算ユニットと
   して複数有し、 該各除算ユニットに、連続する除算演算の除数と被除数
   を分配する入力部と、 カウンタ出力を入力するラインデコーダと、 該入力されたカウンタ出力に応じて前記各除算ユニット
   を順次選択し、該選択された除算ユニットの出力を商と
   して取り出すセレクタとを備えた除算器。
5. 【請求項５】 被除数および除数からなる除算式を２進
   数で演算して商を求める除算方法であって、 前記除数とデータとを比較することにより１ビットの商
   を演算し、 該演算された１ビットの商が１のときに前記比較された
   データから前記除数を減算し、 該減算されたデータと前記被除数のデータとを前記商の
   値に応じて選択し、 該選択されたデータを上位の桁方向に１ビットシフト
   し、 該シフトされたデータを保持して、前記比較されるデー
   タとし、 前記演算された１ビットの商を蓄積し、 該蓄積された１ビットの商が所定の桁数に達すると、該
   商を出力する除算方法。