JP2010176392A - 不良解析装置と方法及びプログラム - Google Patents
不良解析装置と方法及びプログラム Download PDFInfo
- Publication number
- JP2010176392A JP2010176392A JP2009018374A JP2009018374A JP2010176392A JP 2010176392 A JP2010176392 A JP 2010176392A JP 2009018374 A JP2009018374 A JP 2009018374A JP 2009018374 A JP2009018374 A JP 2009018374A JP 2010176392 A JP2010176392 A JP 2010176392A
- Authority
- JP
- Japan
- Prior art keywords
- breakpoint
- microprocessors
- internal information
- microprocessor
- host machine
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31705—Debugging aspects, e.g. using test circuits for debugging, using dedicated debugging test circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/277—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault-free response
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Debugging And Monitoring (AREA)
Abstract
【解決手段】ホストPC120上でデバッガが動作し、デバッガの操作に応じて2つのマイクロプロセッサA、B(100、100’)がデバッグI/F装置A、B(110、110’)を介して同一のデバッグ動作を並行して実行し、マイクロプロセッサA、Bから得られた内部情報(ダンプ結果)はホストPC120に転送され、ホストPC120で比較し不良解析を行う。
【選択図】図1
Description
前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサに対して同一のデバッグ動作を並行して実行させ、前記第1、第2のマイクロプロセッサの内部情報を取得して比較し、不良解析を行う処理を、実行させるプログラムが提供される。
図1は、本発明の一実施例に係る不良解析装置の構成を示す図である。図1を参照すると、本発明の一実施例の不良解析装置は、オンチップデバッグ機能を備えたマイクロプロセッサA、B(100、100’)と、それぞれのマイクロプロセッサA、B(100、100’)に接続されデバッグ機能を補助するデバッグ・インタフェース(I/F)装置A、B(110、110’)と、デバッグI/F装置(110、110’)を介してマイクロプロセッサA、B(100、100’)にそれぞれ接続され、デバッグを行うホストPC(HOST PC、単に、「ホスト」ともいう)120とを備えている。マイクロプロセッサA、B(100、100’)は、命令を実行するCPUと、オンチップデバッグ機能としてブレーク、メモリダンプ等を行うオンチップデバッグ回路を有する(あるいは同等の動作を実行可能な手段を有する)。オンチップデバッグ回路は、インサーキットエミュレータ(ICE)に設けられていたデバック回路の1部をチップ(マイクロプロセッサ)上に搭載し、評価時に、実デバイス(マイクロプロセッサ)を用いてエミュレーション機能を実現するものである。
本発明の第2の実施例として、不具合個所の絞込みにあたり、ブレークポイントをバイナリサーチ的に設定することで、不具合個所の絞込むようにしてもよい。こうすることで、不具合検出までの時間短縮効果が期待できる。例えば図4において、マイクロプロセッサA、B(100、100’)のCPU101にプログラム実行開始アドレスからプログラムを実行させ、ブレークポイント3でマイクロプロセッサA、B(100、100’)のダンプ結果に不一致が検出された場合、ブレークポイント2からステップ実行を行うのではなく、例えば、ブレークポイント2とブレークポイント3の間の中間アドレスにブレークポイントを新たに設定し、プログラム実行開始アドレスからプログラムをスタートさせる。新たなブレークポイントでのダンプ結果に不一致がなければ、新たなブレークポイントとブレークポイント3の間にさらに別のブレークポイントを挿入し(新たなブレークポイントは削除)、プログラム実行開始アドレスからプログラムをスタートさせる、別のブレークポイントでダンプ結果に不一致があれば、新たなブレークポイントと別のブレークポイント間に不具合があることになり、さらに2分探索法で絞り込むか、ステップ実行することで、不良箇所を検出する。
本発明の第3の実施例として、ホストPC120で、マイクロプロセッサA、B(100、100’)のダンプ結果が一致せず、マイクロプロセッサB(100’)の不具合検出時に、マイクロプロセッサB(100’)に良品マイクロプロセッサA(100)の正しいメモリ/レジスタ値をリストアし、その後の動作を継続して実行するようにしてもよい。このとき、例えばプログラムをステップ実行させ、1命令実行毎に、マイクロプロセッサA、B(100、100’)の内部情報の読み出し、ホストPC120において比較を行う。マイクロプロセッサA、B(100、100’)の内部情報の読み出し結果が一致すればステップ実行を継続し、不一致を検出すれば内部情報を保存する。不一致検出後は、再度、良品マイクロプロセッサA(100)の内部情報をマイクロプロセッサB(100’)に書き込み、ステップ実行を継続する。ステップ実行は、予め設定したアドレスまで実行しても良いし、不一致検出した時点でやめても良い。またステップ実行でなくブレークポイントを設定し、前記第1の実行例のようにして、不一致箇所を絞り込んでも良い。
2 アドレスカウンタ
3 被試験MPU
4 コントローラ
5 トレースメモリ部
6 バストランシーバ部
7 コンパレータ部
11 良品LSI
12 被測定LSI
41 書込許可部
42 ブレーク要求部
43 タグテーブル
100、100’ マイクロプロセッサ
101 CPU
102 オンチップデバッグ回路
103 FLASHメモリ
104 周辺回路(PERIPHERAL)
105 RAM(ランダムアクセスメモリ)
106 データ/アドレスバス
110、110’ デバッグI/F装置
120 ホスト
121 CPU
122 ハードディスク
123 RAM
124 通信手段
Claims (30)
- マイクロプロセッサのデバッグの制御を行うホストマシンと、
同一構成とされる第1、第2のマイクロプロセッサと、
前記ホストマシンと前記第1、第2のマイクロプロセッサとをそれぞれ接続する第1、第2のデバッグ・インタフェース装置と、
を備え、
前記ホストマシンは、
前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサに対して、同一のデバッグ動作を並行して実行させ、
前記第1、第2のマイクロプロセッサの内部情報を前記第1、第2のデバッグ・インタフェース装置を介して取得して比較し、不良解析を行う手段を備えている、ことを特徴とする不良解析装置。 - 前記第1のマイクロプロセッサは良品であり、前記第2のマイクロプロセッサは不良解析対象のマイクロプロセッサである、ことを特徴とする請求項1記載の不良解析装置。
- 前記ホストマシンは、前記第1、第2のマイクロプロセッサの内部情報の不一致を検出した場合に前記第1、第2のマイクロプロセッサにおいて次に行うデバッグ動作を予め指定しておく、ことを特徴とする請求項1又は2記載の不良解析装置。
- 前記ホストマシンは、前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサのプログラム上に複数のブレークポイントを設定し、
第1のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致し、前記第1のブレークポイントよりも後に実行される第2ブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、次の動作として、前記第1のブレークポイントと前記第2のブレークポイント間の命令を、1ステップずつ実行させるように、デバッグ命令を変更し、該変更したデバッグ命令を前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサに対して指示する、ことを特徴とする請求項1乃至3のいずれか1項に記載の不良解析装置。 - 前記ホストマシンは、前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2マイクロプロセッサに対して、バイナリサーチでブレークポイントを設定し、不良解析を行う、ことを特徴とする請求項1乃至3のいずれか1項に記載の不良解析装置。
- 前記ホストマシンは、前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサのプログラム上に探索範囲の始めと終わりに対応する第1、第2のブレークポイントを設定し、
前記第1のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致し、前記第1のブレークポイントよりも後に実行される前記第2のブレークポイントでは前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、
前記ホストマシンは、前記第1のブレークポイントと前記第2のブレークポイントの中間を第3のブレークポイントとして設定するように、前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサに対して指示する、ことを特徴とする請求項5記載の不良解析装置。 - 前記第1、第2マイクロプロセッサがプログラムの先頭から前記第3のブレークポイントまで実行し、前記第3のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致した場合、
前記ホストマシンは、前記第3のブレークポイントを新たな第1のブレークポイントとし、前記新たな第1のブレークポイントと前記第2のブレークポイントとの中間を第3のブレークポイントとし、
前記第3のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、
前記ホストマシンは、前記第3のブレークポイントを新たな第2のブレークポイントとし、前記新たな第2のブレークポイントと前記第1のブレークポイントとの中間を第3のブレークポイントとするように、前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサに対して指示する、ことを特徴とする請求項6記載の不良解析装置。 - 前記ホストマシンは、前記ブレークポイントのバイナリサーチを所定回数実行した後の探索範囲の始めと終わりに対応する第1、第2のブレークポイントに関して、
前記第1、第2マイクロプロセッサをプログラム先頭から第1のブレークポイントまで実行させ、その後、第2のブレークポイントまでステップ実行させる、ことを特徴とする請求項5乃至7のいずれか1項に記載の不良解析装置。 - 前記ホストマシンは、一のブレークポイントにおける前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、前記第1のマイクロプロセッサの内部情報の少なくとも1部を前記第2マイクロプロセッサの内部情報として設定した上で、前記第1、第2マイクロプロセッサを前記一のブレークポイントの次の命令から再実行させる制御を行う、ことを特徴とする請求項1乃至3のいずれか1項に記載の不良解析装置。
- 前記ホストマシンは、前記再実行がステップ実行で行われ、一のブレークポイントにおける前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、不一致情報を記憶部に保存し、
前記ステップ実行の結果、前記記憶部に保存された不一致情報が複数個所ある場合、複数の不一致箇所の情報のうち少なくとも2つの不一致情報の共通点を抽出する、ことを特徴とする、請求項9記載の不良解析装置。 - ホストマシン上でマイクロプロセッサのデバッガが動作し、
前記ホストマシンは、
同一構成とされる、第1、第2のマイクロプロセッサに対して、第1、第2のデバッグ・インタフェース装置を介して同一のデバッグ動作を並行して実行させ、
前記ホストマシンは、前記第1、第2のマイクロプロセッサの内部情報を第1、第2のデバッグ・インタフェース装置を介して取得して比較し、不良解析を行う、ことを特徴とする不良解析方法。 - 前記第1のマイクロプロセッサは良品であり、前記第2のマイクロプロセッサは不良解析対象のマイクロプロセッサである、ことを特徴とする請求項11記載の不良解析方法。
- 前記ホストマシンには、前記第1、第2のマイクロプロセッサの内部情報の不一致を検出した場合において、前記第1、第2のマイクロプロセッサで次に行うデバッグ動作が予め指定されている、ことを特徴とする請求項11又は12記載の不良解析方法。
- 前記ホストマシンは、前記第1、第2のマイクロプロセッサのプログラム上に複数のブレークポイントを設定し、
第1のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致し、前記第1のブレークポイントよりも後に実行される第2ブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、次の動作として、前記第1のブレークポイントと前記第2のブレークポイント間の命令を、1ステップずつ実行させるように、デバッグ命令を変更し、前記第1、第2のマイクロプロセッサに対して指示する、ことを特徴とする請求項11乃至13のいずれか1項に記載の不良解析方法。 - 前記ホストマシンは、前記第1、第2マイクロプロセッサに対して、バイナリサーチでブレークポイントを設定し不良解析を行う、ことを特徴とする請求項11乃至13のいずれか1項に記載の不良解析方法。
- 前記ホストマシンは、前記第1、第2のマイクロプロセッサのプログラム上に、探索範囲の始めと終わりに対応する第1、第2のブレークポイントを設定し、
前記第1のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致し、前記第1のブレークポイントよりも後に実行される前記第2のブレークポイントでは前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、
前記ホストマシンは、前記第1のブレークポイントと前記第2のブレークポイントの中間を第3のブレークポイントとして設定し、前記第1、第2のマイクロプロセッサに対して指示する、ことを特徴とする請求項15記載の不良解析方法。 - 前記第1、第2マイクロプロセッサがプログラムの先頭から前記第3のブレークポイントまで実行し、前記第3のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致した場合、
前記ホストマシンは、前記第3のブレークポイントを新たな第1のブレークポイントとし、前記新たな第1のブレークポイントと前記第2のブレークポイントとの中間を第3のブレークポイントとし、
前記第3のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、
前記ホストマシンは、前記第3のブレークポイントを新たな第2のブレークポイントとし、前記新たな第2のブレークポイントと前記第1のブレークポイントとの中間を第3のブレークポイントとし、前記第1、第2のマイクロプロセッサに対して指示する、ことを特徴とする請求項16記載の不良解析方法。 - 前記ホストマシンは、前記ブレークポイントのバイナリサーチを所定回数実行した後の探索範囲の始めと終わりに対応する第1、第2のブレークポイントに関して、
前記第1、第2マイクロプロセッサをプログラム先頭から第1のブレークポイントまで実行させ、その後、第2のブレークポイントまでステップ実行させる、ことを特徴とする請求項15乃至17のいずれか1項に記載の不良解析方法。 - 前記ホストマシンは、一のブレークポイントにおける前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、前記第1のマイクロプロセッサの内部情報の少なくとも1部を前記第2マイクロプロセッサの内部情報として設定した上で、再実行させる制御を行う、ことを特徴とする請求項11乃至13のいずれか1項に記載の不良解析方法。
- 前記ホストマシンは、前記再実行が、ステップ実行で行われ、一のブレークポイントにおける前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、不一致情報を記憶部に保存し、
前記ステップ実行の結果、前記記憶部に保存された不一致情報が複数個所ある場合、複数の不一致箇所の情報のうち少なくとも2つの不一致情報の共通点を抽出する、ことを特徴とする、請求項19記載の不良解析方法。 - 同一構成とされる第1、第2のマイクロプロセッサとそれぞれ第1、第2のデバッグ・インタフェース装置を介して接続されるホストマシンに、
前記第1、第2のデバッグ・インタフェース装置を介して前記第1、第2のマイクロプロセッサに対して同一のデバッグ動作を並行して実行させ、
前記第1、第2のマイクロプロセッサの内部情報を取得して比較し、不良解析を行う処理を、実行させるプログラム。 - 前記第1のマイクロプロセッサは良品であり、前記第2のマイクロプロセッサは不良解析対象のマイクロプロセッサである、請求項21記載のプログラム。
- 前記第1、第2のマイクロプロセッサの内部情報の不一致を検出した場合には、前記第1、第2のマイクロプロセッサにおいて次に行うデバッグ動作を指定しておく処理を、前記ホストマシンに実行させる請求項21又は22記載のプログラム。
- 前記第1、第2のマイクロプロセッサのプログラム上に複数のブレークポイントを設定し、
第1のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致し、前記第1のブレークポイントよりも後に実行される第2ブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、次の動作として、前記第1のブレークポイントと前記第2のブレークポイント間の命令を、1ステップずつ実行させるように、デバッグ命令を変更し、前記第1、第2のマイクロプロセッサに対して指示する処理を、前記ホストマシンに実行させる請求項21乃至23のいずれか1項に記載のプログラム。 - 前記第1、第2マイクロプロセッサに対して、バイナリサーチでブレークポイントを設定し不良解析を行う処理を、前記ホストマシンに実行させる請求項21乃至23のいずれか1項に記載のプログラム。
- 前記第1、第2のマイクロプロセッサのプログラム上に、探索範囲の始めと終わりに対応する第1、第2のブレークポイントを設定し、
前記第1のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致し、前記第1のブレークポイントよりも後に実行される前記第2のブレークポイントでは前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、
前記第1のブレークポイントと前記第2のブレークポイントの中間を第3のブレークポイントとして設定し、前記第1、第2のマイクロプロセッサに対して指示する処理を、前記ホストマシンに実行させる請求項25記載のプログラム。 - 前記第1、第2マイクロプロセッサがプログラムの先頭から前記第3のブレークポイントまで実行し、前記第3のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が一致した場合、
前記第3のブレークポイントを新たな第1のブレークポイントとし、前記新たな第1のブレークポイントと前記第2のブレークポイントとの中間を第3のブレークポイントとし、
前記第3のブレークポイントにおいて前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、
前記第3のブレークポイントを新たな第2のブレークポイントとし、前記新たな第2のブレークポイントと前記第1のブレークポイントとの中間を第3のブレークポイントとし、前記第1、第2のマイクロプロセッサに対して指示する処理を、前記ホストマシンに実行させる請求項26記載のプログラム。 - 前記ブレークポイントのバイナリサーチを所定回数実行した後の探索範囲の始めと終わりに対応する第1、第2のブレークポイントに関して、
前記第1、第2マイクロプロセッサをプログラム先頭から第1のブレークポイントまで実行させ、その後、第2のブレークポイントまでステップ実行させる処理を、前記ホストマシンに実行させる請求項25乃至27のいずれか1項に記載のプログラム。 - 一のブレークポイントにおける前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、前記第1のマイクロプロセッサの内部情報の少なくとも1部を前記第2マイクロプロセッサの内部情報として設定した上で、再実行させる制御を行う処理を、前記ホストマシンに実行させる請求項21乃至23のいずれか1項に記載のプログラム。
- 前記再実行がステップ実行で行われ、一のブレークポイントにおける前記第1、第2マイクロプロセッサから取得された内部情報が不一致の場合、不一致情報を記憶部に保存し、
前記ステップ実行の結果、前記記憶部に保存された不一致情報が複数個所ある場合、複数の不一致箇所の情報のうち少なくとも2つの不一致情報の共通点を抽出する処理を、前記ホストマシンに実行させる請求項29記載のプログラム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009018374A JP5414292B2 (ja) | 2009-01-29 | 2009-01-29 | 不良解析装置と方法及びプログラム |
US12/695,897 US8423829B2 (en) | 2009-01-29 | 2010-01-28 | Failure analysis apparatus, method |
DE102010006219A DE102010006219A1 (de) | 2009-01-29 | 2010-01-29 | Gerät und Verfahren zur Fehleranalyse |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009018374A JP5414292B2 (ja) | 2009-01-29 | 2009-01-29 | 不良解析装置と方法及びプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010176392A true JP2010176392A (ja) | 2010-08-12 |
JP5414292B2 JP5414292B2 (ja) | 2014-02-12 |
Family
ID=42355099
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009018374A Expired - Fee Related JP5414292B2 (ja) | 2009-01-29 | 2009-01-29 | 不良解析装置と方法及びプログラム |
Country Status (3)
Country | Link |
---|---|
US (1) | US8423829B2 (ja) |
JP (1) | JP5414292B2 (ja) |
DE (1) | DE102010006219A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019008700A (ja) * | 2017-06-28 | 2019-01-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2022141461A (ja) * | 2021-03-15 | 2022-09-29 | Necプラットフォームズ株式会社 | 情報処理装置、情報処理システム、情報処理方法及びプログラム |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011039570A1 (en) * | 2009-09-30 | 2011-04-07 | Freescale Semiconductor, Inc. | Distributed debug system |
JP5684514B2 (ja) * | 2010-08-19 | 2015-03-11 | 株式会社東芝 | 冗長化制御システム、及びその演算データの伝送方法 |
US8843899B2 (en) | 2010-10-29 | 2014-09-23 | International Business Machines Corporation | Implementing a step-type operation during debugging of code using internal breakpoints |
US9015676B2 (en) | 2010-10-29 | 2015-04-21 | International Business Machines Corporation | Varying removal of internal breakpoints during debugging of code |
US8806447B2 (en) * | 2010-10-29 | 2014-08-12 | International Business Machines Corporation | Step-type operation processing during debugging by machine instruction stepping concurrent with setting breakpoints |
DE112011104709B4 (de) * | 2011-01-12 | 2017-05-18 | Toyota Jidosha Kabushiki Kaisha | Online-Fehlerbereinigungssystem und Online-Fehlerbereinigungsverfahren für Informationsverarbeitungsvorrichtung |
US8966319B2 (en) * | 2011-02-22 | 2015-02-24 | Apple Inc. | Obtaining debug information from a flash memory device |
US9158661B2 (en) | 2012-02-15 | 2015-10-13 | Apple Inc. | Enhanced debugging for embedded devices |
US9372780B2 (en) | 2013-06-28 | 2016-06-21 | International Business Machines Corporation | Breakpoint continuation for stream computing |
JP6318976B2 (ja) * | 2014-08-22 | 2018-05-09 | 富士通株式会社 | デバッグ回路、デバッガ装置、半導体装置及びデバッグ方法 |
KR20180037422A (ko) | 2016-10-04 | 2018-04-12 | 삼성전자주식회사 | 집적 회로 및 애플리케이션 프로세서 |
CN114916237A (zh) * | 2020-12-03 | 2022-08-16 | 京东方科技集团股份有限公司 | 用于缺陷分析的计算机实现的方法、评估缺陷出现的可能性的计算机实现的方法、用于缺陷分析的设备、计算机程序产品和智能缺陷分析系统 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6123252A (ja) * | 1984-07-11 | 1986-01-31 | Matsushita Electric Ind Co Ltd | 回路検査装置 |
JPH0476633A (ja) * | 1990-07-12 | 1992-03-11 | Fujitsu Ltd | エラー情報処理装置 |
JPH0553854A (ja) * | 1991-08-26 | 1993-03-05 | Oki Electric Ind Co Ltd | ワンチツプマイクロコンピユータの不良解析方式 |
JP2001134467A (ja) * | 1999-11-08 | 2001-05-18 | Mitsubishi Electric Corp | 内部バス情報取得方法および内部バス情報取得装置 |
JP2001519939A (ja) * | 1997-02-28 | 2001-10-23 | トランスメタ・コーポレーション | コンピュータ・システムにおけるエラー訂正方法および装置 |
JP2002215422A (ja) * | 2001-01-18 | 2002-08-02 | Toshiba Corp | テストベクタ抽出システム |
JP2002288001A (ja) * | 2001-03-23 | 2002-10-04 | Ricoh Co Ltd | 汎用検査システムとプログラムおよびその検査方法 |
JP2002538464A (ja) * | 1999-03-01 | 2002-11-12 | フォームファクター,インコーポレイテッド | 既知の良品デバイスを使用して期待する応答を生成するための集積回路デバイスの効率的な同時テスト |
JP2006172175A (ja) * | 2004-12-16 | 2006-06-29 | Nec Corp | メモリエラー訂正システム |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6247144B1 (en) * | 1991-01-31 | 2001-06-12 | Compaq Computer Corporation | Method and apparatus for comparing real time operation of object code compatible processors |
JPH0573347A (ja) | 1991-09-11 | 1993-03-26 | Fujitsu Ltd | エミユレーシヨン装置 |
JPH05119116A (ja) | 1991-10-25 | 1993-05-18 | Toshiba Corp | 集積回路評価装置 |
US6055661A (en) * | 1994-06-13 | 2000-04-25 | Luk; Fong | System configuration and methods for on-the-fly testing of integrated circuits |
JP2000155701A (ja) * | 1998-11-18 | 2000-06-06 | Mitsubishi Electric Corp | デバッグ回路 |
US6922821B1 (en) * | 2001-11-15 | 2005-07-26 | Cypress Semiconductor Corp. | System and a method for checking lock step consistency between an in circuit emulation and a microcontroller while debugging process is in progress |
US7185235B2 (en) * | 2001-12-28 | 2007-02-27 | Sap Ag | Test and verification framework |
US7080283B1 (en) * | 2002-10-15 | 2006-07-18 | Tensilica, Inc. | Simultaneous real-time trace and debug for multiple processing core systems on a chip |
US7475387B2 (en) * | 2005-01-04 | 2009-01-06 | International Business Machines Corporation | Problem determination using system run-time behavior analysis |
US20070174037A1 (en) * | 2005-11-10 | 2007-07-26 | Chuan-Po Ling | Multiple-microcontroller emulation system, multiple-microcontroller integrated development environment, and method for the same |
US7895569B2 (en) * | 2006-08-30 | 2011-02-22 | Research In Motion Limited | System and method for implementing software breakpoints in an interpreter |
JP5308637B2 (ja) | 2007-07-11 | 2013-10-09 | 東洋ゴム工業株式会社 | 研磨パッド |
-
2009
- 2009-01-29 JP JP2009018374A patent/JP5414292B2/ja not_active Expired - Fee Related
-
2010
- 2010-01-28 US US12/695,897 patent/US8423829B2/en not_active Expired - Fee Related
- 2010-01-29 DE DE102010006219A patent/DE102010006219A1/de not_active Withdrawn
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6123252A (ja) * | 1984-07-11 | 1986-01-31 | Matsushita Electric Ind Co Ltd | 回路検査装置 |
JPH0476633A (ja) * | 1990-07-12 | 1992-03-11 | Fujitsu Ltd | エラー情報処理装置 |
JPH0553854A (ja) * | 1991-08-26 | 1993-03-05 | Oki Electric Ind Co Ltd | ワンチツプマイクロコンピユータの不良解析方式 |
JP2001519939A (ja) * | 1997-02-28 | 2001-10-23 | トランスメタ・コーポレーション | コンピュータ・システムにおけるエラー訂正方法および装置 |
JP2002538464A (ja) * | 1999-03-01 | 2002-11-12 | フォームファクター,インコーポレイテッド | 既知の良品デバイスを使用して期待する応答を生成するための集積回路デバイスの効率的な同時テスト |
JP2001134467A (ja) * | 1999-11-08 | 2001-05-18 | Mitsubishi Electric Corp | 内部バス情報取得方法および内部バス情報取得装置 |
JP2002215422A (ja) * | 2001-01-18 | 2002-08-02 | Toshiba Corp | テストベクタ抽出システム |
JP2002288001A (ja) * | 2001-03-23 | 2002-10-04 | Ricoh Co Ltd | 汎用検査システムとプログラムおよびその検査方法 |
JP2006172175A (ja) * | 2004-12-16 | 2006-06-29 | Nec Corp | メモリエラー訂正システム |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019008700A (ja) * | 2017-06-28 | 2019-01-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10664370B2 (en) | 2017-06-28 | 2020-05-26 | Renesas Electronics Corporation | Multiple core analysis mode for defect analysis |
JP2022141461A (ja) * | 2021-03-15 | 2022-09-29 | Necプラットフォームズ株式会社 | 情報処理装置、情報処理システム、情報処理方法及びプログラム |
JP7343197B2 (ja) | 2021-03-15 | 2023-09-12 | Necプラットフォームズ株式会社 | 情報処理装置、情報処理システム、情報処理方法及びプログラム |
Also Published As
Publication number | Publication date |
---|---|
JP5414292B2 (ja) | 2014-02-12 |
DE102010006219A1 (de) | 2010-09-16 |
US20100191941A1 (en) | 2010-07-29 |
US8423829B2 (en) | 2013-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5414292B2 (ja) | 不良解析装置と方法及びプログラム | |
KR102604010B1 (ko) | 온-칩-시스템 테스트 제어기를 사용하는 자동 테스트 장비 | |
US6668339B1 (en) | Microprocessor having a debug interruption function | |
US8943377B2 (en) | On-chip detection of types of operations tested by an LBIST | |
US20110078525A1 (en) | Method and Apparatus of ATE IC Scan Test Using FPGA-Based System | |
CN105209925A (zh) | 在用于编译自动化半导体器件测试的测试计划的开发环境内实施编辑并更新功能性 | |
CN106681877B (zh) | 芯片调试系统及方法与系统芯片 | |
CN109144808B (zh) | 半导体装置 | |
JP6981920B2 (ja) | 半導体装置、およびデバッグ方法 | |
US20040177344A1 (en) | Debugging method for the keyboard controller code | |
US8990624B2 (en) | Emulator verification system, emulator verification method | |
JP2007304972A (ja) | マイクロプロセッサシステム | |
JP2007058450A (ja) | 半導体集積回路 | |
CN108710554B (zh) | 处理器侦错系统及方法 | |
WO2012014303A1 (ja) | 半導体集積回路装置、その制御方法及び情報処理装置 | |
TW202209118A (zh) | 晶片及其設計方法與故障分析方法 | |
US20130238948A1 (en) | Semiconductor integrated circuit | |
JP2017010431A (ja) | デバッグシステム | |
US11442106B2 (en) | Method and apparatus for debugging integrated circuit systems using scan chain | |
US20240231347A1 (en) | Fault injection test method and apparatus, and fault injection method | |
Kulkarni et al. | Dataset development of GPU block using Scan Dump for Silicon Debug | |
CN117316249A (zh) | 一种寄存器的测试方法、装置、计算设备及存储介质 | |
JP2004272312A (ja) | テスト装置及びテスト方法 | |
JP2000284985A (ja) | デバッグシステム及び情報記憶媒体 | |
JP2967741B2 (ja) | Cpu互換性テスト装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111101 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130711 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130723 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130924 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131105 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131112 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5414292 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |