JP3134409B2 - Ｌｓｉテスタ - Google Patents
ＬｓｉテスタInfo
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- JP3134409B2 JP3134409B2 JP03271246A JP27124691A JP3134409B2 JP 3134409 B2 JP3134409 B2 JP 3134409B2 JP 03271246 A JP03271246 A JP 03271246A JP 27124691 A JP27124691 A JP 27124691A JP 3134409 B2 JP3134409 B2 JP 3134409B2
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ回路とデジタ
ル回路の混載したＬＳＩを測定するＬＳＩテスタに関
し、更に詳しくは、デジタルモジュ−ルとアナログモジ
ュ−ルとを高速にかつ正確に同期して制御し、アナログ
回路とデジタル回路の混載したＬＳＩを精度良く測定す
ることができるＬＳＩテスタに関する。
ル回路の混載したＬＳＩを測定するＬＳＩテスタに関
し、更に詳しくは、デジタルモジュ−ルとアナログモジ
ュ−ルとを高速にかつ正確に同期して制御し、アナログ
回路とデジタル回路の混載したＬＳＩを精度良く測定す
ることができるＬＳＩテスタに関する。
【０００２】
【従来の技術】従来のＬＳＩテスタは、共通のシ−ケン
スアドレスバスを介して接続されたデジタルモジュ−ル
とアナログモジュ−ルとを一台のコントロ−ラによって
制御し、アナログ回路とデジタル回路が混載したＬＳＩ
を測定するようになっている。
スアドレスバスを介して接続されたデジタルモジュ−ル
とアナログモジュ−ルとを一台のコントロ−ラによって
制御し、アナログ回路とデジタル回路が混載したＬＳＩ
を測定するようになっている。
【０００３】
【発明が解決しようとする課題】このような従来のＬＳ
Ｉテスタは、一台のコントロ−ラによってデジタルモジ
ュ−ルとアナログモジュ−ルとを制御しているために、
高速に処理をすることができないという欠点を有してい
た。
Ｉテスタは、一台のコントロ−ラによってデジタルモジ
ュ−ルとアナログモジュ−ルとを制御しているために、
高速に処理をすることができないという欠点を有してい
た。
【０００４】本発明は、このような点に鑑みてなされた
もので、２台のコントロ−ラによって別々にデジタルモ
ジュ−ルとアナログモジュ−ルとの制御を可能にしたも
ので、デジタルパタ−ンのアドレス発生器のシ−ケンス
の変更を、デジタルモジュ−ルに設けたコ−ドメモリに
よってアナログモジュ−ルに伝達し、短時間でデジタル
モジュ−ルとアナログモジュ−ルの同期をとって検査を
行うことができるＬＳＩテスタを提供することを目的と
している。
もので、２台のコントロ−ラによって別々にデジタルモ
ジュ−ルとアナログモジュ−ルとの制御を可能にしたも
ので、デジタルパタ−ンのアドレス発生器のシ−ケンス
の変更を、デジタルモジュ−ルに設けたコ−ドメモリに
よってアナログモジュ−ルに伝達し、短時間でデジタル
モジュ−ルとアナログモジュ−ルの同期をとって検査を
行うことができるＬＳＩテスタを提供することを目的と
している。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、アナログ回路とデジタル回路の混
在したＤＵＴを測定するＬＳＩテスタにおいて、前記ア
ナログ回路を試験するアナログモジュールと前記デジタ
ル回路を試験するデジタルモジュールとを別々に制御す
る複数のコントローラと、これらのコントローラにテス
トプログラムをロードする上位のテストシステムコント
ローラと、前記デジタルモジュールのアドレス発生器の
アドレスに基づき、前記アナログモジュールと同期をと
るコードを出力するコードメモリと、このコードメモリ
のコードに基づいて前記アナログモジュールのアドレス
のアドレス発生器にアドレスを指定するシーケンス発生
回路と、を設け、前記デジタルモジュールと前記アナロ
グモジュールとが同期するようにしたことを特徴として
いる。
るために、本発明は、アナログ回路とデジタル回路の混
在したＤＵＴを測定するＬＳＩテスタにおいて、前記ア
ナログ回路を試験するアナログモジュールと前記デジタ
ル回路を試験するデジタルモジュールとを別々に制御す
る複数のコントローラと、これらのコントローラにテス
トプログラムをロードする上位のテストシステムコント
ローラと、前記デジタルモジュールのアドレス発生器の
アドレスに基づき、前記アナログモジュールと同期をと
るコードを出力するコードメモリと、このコードメモリ
のコードに基づいて前記アナログモジュールのアドレス
のアドレス発生器にアドレスを指定するシーケンス発生
回路と、を設け、前記デジタルモジュールと前記アナロ
グモジュールとが同期するようにしたことを特徴として
いる。
【０００６】
【作用】本発明のＬＳＩテスタは、デジタルモジュ−ル
側に設けたコ−ドメモリがアナログモジュ−ルに出力す
るコ−ドによって、二つの異なるコントロ−ラで制御さ
れるアナログモジュ−ルとデジタルモジュ−ルの同期を
取るようにしている。
側に設けたコ−ドメモリがアナログモジュ−ルに出力す
るコ−ドによって、二つの異なるコントロ−ラで制御さ
れるアナログモジュ−ルとデジタルモジュ−ルの同期を
取るようにしている。
【０００７】
【実施例】以下、図面を用いて本発明の一実施例を説明
する。図１は、本発明の一実施例を示すＬＳＩテスタの
構成ブロック図である。図中、１は装置全体の制御を司
どるテストシステムコントロ−ラ、２はデジタルモジュ
−ル２０を制御するモジュ−ルコントロ−ラ、３はアナ
ログモジュ−ル３０を制御するモジュ−ルコントロ−ラ
である。
する。図１は、本発明の一実施例を示すＬＳＩテスタの
構成ブロック図である。図中、１は装置全体の制御を司
どるテストシステムコントロ−ラ、２はデジタルモジュ
−ル２０を制御するモジュ−ルコントロ−ラ、３はアナ
ログモジュ−ル３０を制御するモジュ−ルコントロ−ラ
である。
【０００８】テストシステムコントロ−ラ１は、テスト
プログラムをコンパイルしたオブジェクトファイルを各
モジュ−ルコントロ−ラ２，３にロ−ドし、各モジュ−
ルコントロ−ラ２，３は、ロ−ドされたオブジェクトフ
ァイルからテストシステムコントロ−ラ１の指定するシ
−ケンスナンバ−に従ってコントロ−ルデ−タをデジタ
ルモジュ−ル２０とアナログモジュ−ル３０に出力す
る。
プログラムをコンパイルしたオブジェクトファイルを各
モジュ−ルコントロ−ラ２，３にロ−ドし、各モジュ−
ルコントロ−ラ２，３は、ロ−ドされたオブジェクトフ
ァイルからテストシステムコントロ−ラ１の指定するシ
−ケンスナンバ−に従ってコントロ−ルデ−タをデジタ
ルモジュ−ル２０とアナログモジュ−ル３０に出力す
る。
【０００９】デジタルモジュ−ル２０において、２１は
マイクロコ−ドメモリで、例えばノ−オペレ−ション
（以下、ＮＯＰという）、ジヤンプ（以下、ＪＵＭＰと
いう）等のマイクロコ−ドが記憶される。２２はＤＵＴ
４０を試験するデジタルパタ−ンが記憶されているデジ
タルパタ−ンメモリで、アドレス発生シ−ケンサ２３が
指定したアドレスに基づいて検査信号をＤＵＴ４０に出
力する。２４はコ−ドメモリで、アドレス発生シ−ケン
サ２３の出力したアドレスに基づき、デジタルモジュ−
ル２０と同期をとるコ−ドをアナログモジュ−ル３０に
出力する。
マイクロコ−ドメモリで、例えばノ−オペレ−ション
（以下、ＮＯＰという）、ジヤンプ（以下、ＪＵＭＰと
いう）等のマイクロコ−ドが記憶される。２２はＤＵＴ
４０を試験するデジタルパタ−ンが記憶されているデジ
タルパタ−ンメモリで、アドレス発生シ−ケンサ２３が
指定したアドレスに基づいて検査信号をＤＵＴ４０に出
力する。２４はコ−ドメモリで、アドレス発生シ−ケン
サ２３の出力したアドレスに基づき、デジタルモジュ−
ル２０と同期をとるコ−ドをアナログモジュ−ル３０に
出力する。
【００１０】アナログモジュ−ル３０において、３１、
３２はシ−ケンス発生回路で、コ−ドメモリ２４の出力
するコ−ドに応じ、記憶していたスタ−トアドレスとス
トップアドレスをアドレス発生カウンタ３３、３４に出
力する。アドレス発生カウンタ３３、３４は、シ−ケン
ス発生回路が指定するスタ−トアドレスからストップア
ドレスまでアドレスをワンカウントずつカウントアップ
し、アナログパタ−ンメモリ３５、３６に出力する。ア
ナログパタ−ンメモリ３５、３６は、アドレス発生カウ
ンタ３３、３４によって指定されたアドレスに基づいて
記憶しているパタ−ンデ−タを出力する。
３２はシ−ケンス発生回路で、コ−ドメモリ２４の出力
するコ−ドに応じ、記憶していたスタ−トアドレスとス
トップアドレスをアドレス発生カウンタ３３、３４に出
力する。アドレス発生カウンタ３３、３４は、シ−ケン
ス発生回路が指定するスタ−トアドレスからストップア
ドレスまでアドレスをワンカウントずつカウントアップ
し、アナログパタ−ンメモリ３５、３６に出力する。ア
ナログパタ−ンメモリ３５、３６は、アドレス発生カウ
ンタ３３、３４によって指定されたアドレスに基づいて
記憶しているパタ−ンデ−タを出力する。
【００１１】尚、アナログパタ−ンメモリ３５のパタ−
ンデ−タは、そのままＤＵＴ４０に出力され、アナログ
パタ−ンメモリ３６のパタ−ンデ−タは、ＤＡ変換器３
７を介してＤＵＴ４０に出力される。
ンデ−タは、そのままＤＵＴ４０に出力され、アナログ
パタ−ンメモリ３６のパタ−ンデ−タは、ＤＡ変換器３
７を介してＤＵＴ４０に出力される。
【００１２】図２は、本発明のＬＳＩテスタの動作を説
明するタイムチャ−トで、（Ａ）はマイクロコ−ドメモ
リ２１の出力するマイクロコ−ド、（Ｂ）はアドレス発
生シ−ケンサ２３が出力するアドレス、（Ｃ）はコ−ド
メモリ２４が出力するコ−ド、（Ｄ）はデジタルモジュ
−ル２０の同期をとるクロック信号ＣＬＫ、（Ｅ）はデ
ジタルパタ−ンメモリ２２の出力するデジタルパタ−
ン、（Ｆ）はアナログパタ−ンメモリ３５、３６の出力
するアナログパタ−ンである。
明するタイムチャ−トで、（Ａ）はマイクロコ−ドメモ
リ２１の出力するマイクロコ−ド、（Ｂ）はアドレス発
生シ−ケンサ２３が出力するアドレス、（Ｃ）はコ−ド
メモリ２４が出力するコ−ド、（Ｄ）はデジタルモジュ
−ル２０の同期をとるクロック信号ＣＬＫ、（Ｅ）はデ
ジタルパタ−ンメモリ２２の出力するデジタルパタ−
ン、（Ｆ）はアナログパタ−ンメモリ３５、３６の出力
するアナログパタ−ンである。
【００１３】(1) マイクロコ−ドメモリ２１は、クロッ
ク信号ＣＬＫの入力によって、ＮＯＰ命令をアドレス発
生シ−ケンサ２３に出力する。 (2) アドレス発生シ−ケンサ２３は、マイクロコ−ドメ
モリ２１のＮＯＰ命令に基づいて、アドレス“１”をデ
ジタルパタ−ンメモリ２２に出力すると共に、コ−ドメ
モリ２４に出力する。 (3) デジタルパタ−ンメモリ２２は、アドレス発生シ−
ケンサ２３の指定したアドレス“１”に基づいてデジタ
ルパタ−ンＤ1 をＤＵＴ４０に出力する。
ク信号ＣＬＫの入力によって、ＮＯＰ命令をアドレス発
生シ−ケンサ２３に出力する。 (2) アドレス発生シ−ケンサ２３は、マイクロコ−ドメ
モリ２１のＮＯＰ命令に基づいて、アドレス“１”をデ
ジタルパタ−ンメモリ２２に出力すると共に、コ−ドメ
モリ２４に出力する。 (3) デジタルパタ−ンメモリ２２は、アドレス発生シ−
ケンサ２３の指定したアドレス“１”に基づいてデジタ
ルパタ−ンＤ1 をＤＵＴ４０に出力する。
【００１４】(4) マイクロコ−ドメモリ２１は、次のク
ロック信号ＣＬＫで再びＮＯＰ命令をアドレス発生シ−
ケンサ２３に出力する。 (5) アドレス発生シ−ケンサ２３は、マイクロコ−ドメ
モリ２１のＮＯＰ命令に基づいて、アドレス“２”をデ
ジタルパタ−ンメモリ２２に出力すると共に、コ−ドメ
モリ２４に出力する。 (6) デジタルパタ−ンメモリ２２は、アドレス発生シ−
ケンサ２３の指定したアドレス“２”に基づいたデジタ
ルパタ−ンＤ2 をＤＵＴ４０に出力し、コ−ドメモリ２
４は、アドレス発生シ−ケンサ２３の指定したアドレス
に基づいたコ−ド＃１をアナログモジュ−ル３０のシ−
ケンサ発生回路３１、３２に出力する。 (7) アナログモジュ−ル３０は、シ−ケンサ発生回路３
１、３２のデ−タに基づいてアナログパタ−ンをアナロ
グパタ−ンメモリ３５から出力する。 (8) 以後、それぞれのＮＯＰ命令、ＪＵＭＰ命令につい
て(1) 〜(7) のプロセスが繰り返される。
ロック信号ＣＬＫで再びＮＯＰ命令をアドレス発生シ−
ケンサ２３に出力する。 (5) アドレス発生シ−ケンサ２３は、マイクロコ−ドメ
モリ２１のＮＯＰ命令に基づいて、アドレス“２”をデ
ジタルパタ−ンメモリ２２に出力すると共に、コ−ドメ
モリ２４に出力する。 (6) デジタルパタ−ンメモリ２２は、アドレス発生シ−
ケンサ２３の指定したアドレス“２”に基づいたデジタ
ルパタ−ンＤ2 をＤＵＴ４０に出力し、コ−ドメモリ２
４は、アドレス発生シ−ケンサ２３の指定したアドレス
に基づいたコ−ド＃１をアナログモジュ−ル３０のシ−
ケンサ発生回路３１、３２に出力する。 (7) アナログモジュ−ル３０は、シ−ケンサ発生回路３
１、３２のデ−タに基づいてアナログパタ−ンをアナロ
グパタ−ンメモリ３５から出力する。 (8) 以後、それぞれのＮＯＰ命令、ＪＵＭＰ命令につい
て(1) 〜(7) のプロセスが繰り返される。
【００１５】図３は、アナログモジュ−ル側の動作説明
図で、アナログパタ−ンメモリの構成とアドレスとの関
係を示したものである。尚、図中の番号は、図１で示し
た構成に対応したものである。
図で、アナログパタ−ンメモリの構成とアドレスとの関
係を示したものである。尚、図中の番号は、図１で示し
た構成に対応したものである。
【００１６】シ−ケンサ発生回路３１、３２は、コ−ド
メモリ２４によってコ−ド＃１が指定されると、アドレ
ス発生カウンタ３３、３４にスタ−トアドレスｎ1 とス
トップアドレスｎ2 を指定する。アドレス発生カウンタ
３３、３４は、アドレスをシ−ケンス発生回路３１、３
２によって指定されたスタ−トアドレスｎ1 からストッ
プアドレスｎ2 までワンカウントずつカウントアップ
し、アナログパタ−ンメモリ３５、３６に出力する。
メモリ２４によってコ−ド＃１が指定されると、アドレ
ス発生カウンタ３３、３４にスタ−トアドレスｎ1 とス
トップアドレスｎ2 を指定する。アドレス発生カウンタ
３３、３４は、アドレスをシ−ケンス発生回路３１、３
２によって指定されたスタ−トアドレスｎ1 からストッ
プアドレスｎ2 までワンカウントずつカウントアップ
し、アナログパタ−ンメモリ３５、３６に出力する。
【００１７】アナログパタ−ンメモリ３５、３６は、ア
ドレス発生カウンタ３３、３４のアドレスに基づいて、
パタ−ンデ−タをＤＵＴ４０に出力する。このように、
コ−ド＃２においても同様なプロセスが繰り返される。
ドレス発生カウンタ３３、３４のアドレスに基づいて、
パタ−ンデ−タをＤＵＴ４０に出力する。このように、
コ−ド＃２においても同様なプロセスが繰り返される。
【００１８】
【発明の効果】以上、詳細に説明したように本発明のＬ
ＳＩテスタは、デジタルモジュ−ル側に設けられたコ−
ドメモリのコ−ドによってアナログモジュ−ルとデジタ
ルモジュ−ルの同期を取っているので、二つのコントロ
−ラによってアナログモジュ−ルとデジタルモジュ−ル
を制御する場合であっても、精度良く、かつ高速に同期
を取ることができる。このため、ＬＳＩの測定を高速に
高精度で行うことができる。
ＳＩテスタは、デジタルモジュ−ル側に設けられたコ−
ドメモリのコ−ドによってアナログモジュ−ルとデジタ
ルモジュ−ルの同期を取っているので、二つのコントロ
−ラによってアナログモジュ−ルとデジタルモジュ−ル
を制御する場合であっても、精度良く、かつ高速に同期
を取ることができる。このため、ＬＳＩの測定を高速に
高精度で行うことができる。
【図１】本発明の一実施例を示すＬＳＩテスタの構成ブ
ロック図である。
ロック図である。
【図２】本発明のＬＳＩテスタの動作を説明するタイム
チャ−トである。
チャ−トである。
【図３】アナログモジュ−ル側の動作の説明図である。
１ テストシステムコントロ−ラ ２、３ モジュ−ルコントロ−ラ ２０ デジタルモジュ−ル ２４ コ−ドメモリ ３０ アナログモジュ−ル ３１，３２ シ−ケンス発生回路 ４０ ＤＵＴ
Claims (1)
- 【請求項１】アナログ回路とデジタル回路の混在したＤ
ＵＴを測定するＬＳＩテスタにおいて、 前記アナログ回路を試験するアナログモジュールと前記
デジタル回路を試験するデジタルモジュールとを別々に
制御する複数のコントローラと、 これらのコントローラにテストプログラムをロードする
上位のテストシステムコントローラと、 前記デジタルモジュールのアドレス発生器のアドレスに
基づき、前記アナログモジュールと同期をとるコードを
出力するコードメモリと、 このコードメモリのコードに基づいて前記アナログモジ
ュールのアドレスのアドレス発生器にアドレスを指定す
るシーケンス発生回路と、 を設け、前記デジタルモジュールと前記アナログモジュ
ールとが同期するようにしたことを特徴としたＬＳＩテ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03271246A JP3134409B2 (ja) | 1991-10-18 | 1991-10-18 | Ｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03271246A JP3134409B2 (ja) | 1991-10-18 | 1991-10-18 | Ｌｓｉテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05107307A JPH05107307A (ja) | 1993-04-27 |
| JP3134409B2 true JP3134409B2 (ja) | 2001-02-13 |
Family
ID=17497400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03271246A Expired - Fee Related JP3134409B2 (ja) | 1991-10-18 | 1991-10-18 | Ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134409B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4859269B2 (ja) * | 2000-12-05 | 2012-01-25 | 株式会社アドバンテスト | 半導体試験装置 |
| JP2002243808A (ja) * | 2001-02-09 | 2002-08-28 | Advantest Corp | アナログ・デジタル混成ｉｃ用テストシステム |
| JP4999232B2 (ja) * | 2001-02-09 | 2012-08-15 | 株式会社アドバンテスト | アナログ・デジタル混成ｉｃ用テストシステム |
| US8261119B2 (en) * | 2009-09-10 | 2012-09-04 | Advantest Corporation | Test apparatus for testing device has synchronization module which synchronizes analog test module to digital test module based on synchronization signal received from digital test module |
| CN114646867B (zh) * | 2022-05-18 | 2022-10-28 | 南京宏泰半导体科技有限公司 | 一种集成电路并发测试装置及方法 |
-
1991
- 1991-10-18 JP JP03271246A patent/JP3134409B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05107307A (ja) | 1993-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20081201 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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