JPH01185048A - 信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号処理回路に関し、特にデータ情報と制御情
報とから構成された入力信号のうち前者をハードウェア
により処理し後者をソフトウェアにより処理し、画処理
後の出力信号を多重化して１本の出力信号を得る信号処
理回路に関する。

〔従来の技術〕

ディジタルデータ信号はソースデータ（以下データ情報
と記す）と、機器の運用、保守状君等を通知する為の制
御情報とから構成されることが多く、特に伝送系におけ
る多重化装置間の伝送路上では、データ端末からの多重
化されたデータ情報と多重化装置間を制御する為の制御
情報とから構成されるのが一般的である。

従来この種の信号処理回路は信号内容が性質的に異なる
ことから、処理回路入力部でデータ情報と制御情報とを
分離し、それぞれ別個の処理回路で処理するのが一般的
である。すなわち、データ情報は究極的にはデータ端末
のソースデータであり、多重化装置としてはそのデータ
情報の内容までは−最的に解析する必要がなく、タイム
スロットインターチェンジ、データの分岐等の機能を有
し、−力制御情報は多重化装置間等の運用、保守状態等
のコマンドであり、情報内容を解析する必要があるから
である。また各処理後の出力データは次段の多重化装置
に伝送すべくデータ情報処理部出力データと制御情報処
理部出力データとを多重化している。

次に第２図により具体的に説明する。第２図は従来の信
号処理回路の一例を示すブロック図で、本例の信号処理
回路はデータ情報処理部２１と、制御情報処理部２２と
、多重化部２３とからなる。

データ情報処理部２１は記憶回路２１１と、その制御回
路２１２とからなり、制御情報処理部２２はプロセッサ
回路２２１と、その周辺回路２２２とからなり、多重化
部２３は位相合わせ回路２３１と、多重化回路２３２と
からなる。

データ情報処理部２１はタイムスロットインターチェン
ジ、データの分岐等の機能を有し、その回路構成として
は一時記憶回路（ＲＡＭ）　２１１とその制御回路２１
２とから構成されハードウェアにより処理している。ま
た制御情報処理部２２は受信信号中の運用２保守等のコ
マンド解析がその機能であり、プロセッサ回路２２１と
その周辺回路２２２とから構成されソフトウェアにより
処理している。さらに多重化部２３はデータ情報処理部
２１と制御情報処理部２２との出力信号を多重化回路２
３２により多重化して１本のデータ列としているが、こ
のとき両処理部２１．２２の出力信号は位相及び周期が
異なるので位相合わせ回路２３１を挿入している。

〔発明が解決しようとする問題点〕

上述した従来の信号処理回路は、データ情報処理部と制
御情報処理部の出力信号間に位相及び周期の違いがある
ので、この両信号を多重化する際に位相合わせ回路を含
む多重化部を設ける必要があるという欠点がある。

本発明の目的は、データ情報処理部内の記憶回路の動作
速度を高速化することにより制御情報処理部の出力信号
のデータ内容の取込みを可能とし、多重化部を不用とす
る信号処理回路を提供することにある。

〔問題点を解決するための手段〕

本発明の信号処理回路は、受信信号中のデータ情報を処
理する記憶回路及びその制御回路から構成されたデータ
情報処理部と、前記受信信号中の制御情報を処理するプ
ロセッサ回路及びその周辺回路から構成されたソフトウ
ェア制御による制御情報処理部とを有し、前記データ情
報処理部の出力信号と前記制御情報処理部の出力信号と
を多重化して１本の出力信号を得る信号処理回路におい
て、前記データ情報処理部内の記憶回路の動作速度を高
速化すると共に前記制御情報処理部の出力信号を前記デ
ータ情報処理部内の記憶回路に接続してなることを特徴
とする。

〔実施例〕

次に、本発明について第１図を参照して説明する。

第１図は本発明の信号処理回路の一実施例を示すブロッ
ク図で、本実施例の信号処理回路はデータ情報処理部１
１と制御情報処理部１２とからなる。

データ情報処理部１１は記憶回路１１１と、その制御回
路１１２とからなり、受信信号１０１中のデータ情報を
処理する。また制御情報処理部１２はプロセッサ回路１
２１と、その周辺回路１２２とからなり、ソフトウェア
制御によ・り受信信号１０１中の制御情報を処理する。

さらに制御情報処理部１２のプロセッサ回路１２１の出
力信号をデータ情報処理部１１に接続する。記憶回路１
１１は本来データ情報処理部１１で処理するデータの他
に制御情報処理部１２の出力信号のデータをも取り込む
為、高速化が必要であり、その速度は原理的にはプロセ
ッサ回路１２１の出力信号のデータ速度以上であればよ
い。また当然のことながら記憶回路１１１の記憶容量も
本来データ情報処理部１１で処理するデータ量と制御情
報処理部１２からのデータ量との和を記憶できる容量と
する。

このようにすると、従来例にある多重化部２３（第２図
に図示）は不用となり、記憶回路１１１から制御情報処
理及びデータ情報処理後の多重化された１本の出力信号
１０２が得られる。

〔発明の効果〕

以上説明したように本発明は、データ情報処理部内の記
憶回路の動作速度を高速化すると共に制　　。

御情報処理部の出力信号を記憶回路に接続することによ
り、多重化部が不用となるので、ハードウェア量の軽減
化が可能になる効果がある。

【図面の簡単な説明】

第１図は本発明の信号処理回路の一実施例を示すブロッ
ク図、第２図は従来の信号処理回路の一例を示すブロッ
ク図である。 １１．２１・・・データ情報処理部、１２．２２・・・
制御情報処理部、２３・・・多重化部、１０１・・・受
信信号、１０２・・・出力信号、１１１，２１１・・・
記憶回路、１１２，２１２・・・制御回路、１２１，２
２１・・・プロセッサ回路、１２２，２２２・・・周辺
回路、′２３１・−・位相合わせ回路、２３２・・・多
重化回路。

Claims (1)

【特許請求の範囲】
1. 受信信号中のデータ情報を処理する記憶回路及びその制
   御回路から構成されたデータ情報処理部と、前記受信信
   号中の制御情報を処理するプロセッサ回路及びその周辺
   回路から構成されたソフトウェア制御による制御情報処
   理部とを有し、前記データ情報処理部の出力信号と前記
   制御情報処理部の出力信号とを多重化して１本の出力信
   号を得る信号処理回路において、前記データ情報処理部
   内の記憶回路の動作速度を高速化すると共に前記制御情
   報処理部の出力信号を前記データ情報処理部内の記憶回
   路に接続してなることを特徴とする信号処理回路。