JPS58184188A - デイスプレイデ−タの読み出し・書き込み方式 - Google Patents
デイスプレイデ−タの読み出し・書き込み方式Info
- Publication number
- JPS58184188A JPS58184188A JP57067721A JP6772182A JPS58184188A JP S58184188 A JPS58184188 A JP S58184188A JP 57067721 A JP57067721 A JP 57067721A JP 6772182 A JP6772182 A JP 6772182A JP S58184188 A JPS58184188 A JP S58184188A
- Authority
- JP
- Japan
- Prior art keywords
- data
- ram
- display
- display data
- reading
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/363—Graphics controllers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Multimedia (AREA)
- Human Computer Interaction (AREA)
- General Engineering & Computer Science (AREA)
- Computer Graphics (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロコンビ、−夕のディスプレイへの表
示データの読み出し及び書き込み方式に関する。
示データの読み出し及び書き込み方式に関する。
マイクロコンビエータに於いては、中央処理装置（以後
ＣＰＵと呼ぶ）で演算処理し九データをＲＡＭに記憶さ
せ、それに応じてディスプレイ装置に表示する場合、
ＲＡＭへのＣＰＵからのデータの書き込みはディスプレ
イ装置への表示の間に割り込んで行なわなければならな
い。即ちディスプレイ周期の合い間に書き込む必要があ
る。
ＣＰＵと呼ぶ）で演算処理し九データをＲＡＭに記憶さ
せ、それに応じてディスプレイ装置に表示する場合、
ＲＡＭへのＣＰＵからのデータの書き込みはディスプレ
イ装置への表示の間に割り込んで行なわなければならな
い。即ちディスプレイ周期の合い間に書き込む必要があ
る。
とζろで昨今のコンビ凰−夕の周辺機器とインタフェー
スの改良に依り、ディスプレイ装置の表示に要する時間
は、ディスプレイクロックで１６ＭＨｚ〜２０ ＭＨｚ
程度の速さに一＆っている。
スの改良に依り、ディスプレイ装置の表示に要する時間
は、ディスプレイクロックで１６ＭＨｚ〜２０ ＭＨｚ
程度の速さに一＆っている。
ところが、これに対し１例えばダイナミックＲＡＭの書
き込み時間ＦｉＢＩＯＮ１〜１５ＯＮ、であり。
き込み時間ＦｉＢＩＯＮ１〜１５ＯＮ、であり。
ＣＰｔＪからＲＡＭに演算処理データを書き込む時間を
確保するのが困難な状態である。
確保するのが困難な状態である。
従来は、ＣＰＨのＲＡＭへのデータ書き込みを行なうた
めに、ディスプレイ装置への表示のタイミングとるディ
スプレイクロックの間を２分割し、前半をディスプレイ
のためのデータ読み出し時間に割り轟て、螢半をＣＰＵ
からのデータ書き込みに用いていた。
めに、ディスプレイ装置への表示のタイミングとるディ
スプレイクロックの間を２分割し、前半をディスプレイ
のためのデータ読み出し時間に割り轟て、螢半をＣＰＵ
からのデータ書き込みに用いていた。
子の恵めにはデ（ヌブレイクロックの周期を長くとる必
要があった。そしてＲＡＭからのこれらのデータの授受
は、パラレル／シリアル変換方式を用いているので、パ
ラレルデータのビット数を任意に選択するととＫより、
ディスプレイクロックの周期を調整することができる。
要があった。そしてＲＡＭからのこれらのデータの授受
は、パラレル／シリアル変換方式を用いているので、パ
ラレルデータのビット数を任意に選択するととＫより、
ディスプレイクロックの周期を調整することができる。
例えば、既に述べたようにディスプレイクロックの周期
の２分割利用方式を採用する場合、パラレルデータとし
てＲＡＭを１６ビツト用意することにより達成できる。
の２分割利用方式を採用する場合、パラレルデータとし
てＲＡＭを１６ビツト用意することにより達成できる。
しかしこの方法では、 ＲＡＭの容量が大きくなり。
コストの面で不利となる。そこでビット数が半分の８ビ
ツトのパラレルデータで済むようなＲＡＭを用い得るな
らけその方が経済性の面から有利となる。
ツトのパラレルデータで済むようなＲＡＭを用い得るな
らけその方が経済性の面から有利となる。
シカシ、パラレルデー夕が８ビツトのＲＡＭではディス
プレイクロックの周期が１６ビツトのＲＡＭに比して半
分となるためとても１周期の間にＣＰＵの演算処理デー
タを書き込む余裕が々かった。
プレイクロックの周期が１６ビツトのＲＡＭに比して半
分となるためとても１周期の間にＣＰＵの演算処理デー
タを書き込む余裕が々かった。
それ故１本発明＃ｉ、パラレルデータ夕が８ビツト・
１１ 郷の少ない容量のＲＡＭを用いて、ディスプレイ装置へ
の複数周期の表示の合い間にＣＰＵからのデータをＲＡ
Ｍに書き込むことができるための制御方式を提供するこ
とを目的とするものである。即ち。
１１ 郷の少ない容量のＲＡＭを用いて、ディスプレイ装置へ
の複数周期の表示の合い間にＣＰＵからのデータをＲＡ
Ｍに書き込むことができるための制御方式を提供するこ
とを目的とするものである。即ち。
例えばパラレルデータ８ビツトのＲＡＭではディスプレ
イクロックが１クロツクでは短かくて、その闇にＲＡＭ
への書き込みが不可能であるならば、２クロツクの間Ｋ
ＲＡＭへ０１１き込みを可能とする制御方式を提供する
ものである。
イクロックが１クロツクでは短かくて、その闇にＲＡＭ
への書き込みが不可能であるならば、２クロツクの間Ｋ
ＲＡＭへ０１１き込みを可能とする制御方式を提供する
ものである。
以下本発明を図面に示す実施例を参考にして詳細に説明
する。
する。
第１図に於いて、ｌｉｊ例えばパラレルデータ８ビツト
８ ＲＡＭであり、２ｉｊ種々のデータを演算処理する
ＣＰＵ、 ＳはＲＡＭ １のデータを読み取り一時的に
保持するバッファレジスタ、４Ｆｉバツフアレジスタ５
の保持内容を受け、ディスプレイクロック信号ｄａによ
り次段のディスプレイ装置へ表示データを出力するシフ
トレジスタである。
８ ＲＡＭであり、２ｉｊ種々のデータを演算処理する
ＣＰＵ、 ＳはＲＡＭ １のデータを読み取り一時的に
保持するバッファレジスタ、４Ｆｉバツフアレジスタ５
の保持内容を受け、ディスプレイクロック信号ｄａによ
り次段のディスプレイ装置へ表示データを出力するシフ
トレジスタである。
このような構成になる本発明方式の動作について横軸に
時間を示す＃Ｉ２図の動作チャートにより歌明する。
時間を示す＃Ｉ２図の動作チャートにより歌明する。
先ず、１８時点で！イスブレイク四ツク信号ｄａが到来
すると％ＲＡＭ １からディスプレイデータの読み出し
を開始されバッファレジスタ５ヘデータが転送される。
すると％ＲＡＭ １からディスプレイデータの読み出し
を開始されバッファレジスタ５ヘデータが転送される。
ｔ、の時点で読み出しは終了しバッファレジスタはセッ
トされ、データの一時保持が行なわれる。同時に読み出
しが終了したＲＡＭの一部にＣＰＵ ２かも演算処理デ
ータを新たに書き込みを開始する。ｔ、の時点ではバッ
ファレジスタの内容をシフトレジスタ４に転送を開始し
、同時に空にな−）九バッファレジスタ５には次のディ
スプレイデータをＲＡＭ １より読み出しを開始する。
トされ、データの一時保持が行なわれる。同時に読み出
しが終了したＲＡＭの一部にＣＰＵ ２かも演算処理デ
ータを新たに書き込みを開始する。ｔ、の時点ではバッ
ファレジスタの内容をシフトレジスタ４に転送を開始し
、同時に空にな−）九バッファレジスタ５には次のディ
スプレイデータをＲＡＭ １より読み出しを開始する。
時点ｔ。
でディスプレイクロックｄａが再来するとシフトレジス
タ４はディスプレイデータをディスプレイ装置５に送出
する０時点ｔ、では二度目のディスプレイデータのバッ
ファレジスタ３への読み出しが終了し１時点ｔ、で再び
シフトレジスタ４へのデータの転送を開始する。そして
時点ｔ、でＦｉＲＡＭ １へのＣＰＵ ２からの演算処
理データの書き込みが終了することとなる。更にディス
プレイクロック信号ｄ＠が時点ｔ、で到来すると、シフ
トレジスタ４はディスプレイデータをディスプレイ装置
５に送出を開始する。同様な動作を順次繰り返し、ディ
スプレイクロックの２周期に１回の割り合いでディスプ
レイデータの書き込みを行なうものである。
タ４はディスプレイデータをディスプレイ装置５に送出
する０時点ｔ、では二度目のディスプレイデータのバッ
ファレジスタ３への読み出しが終了し１時点ｔ、で再び
シフトレジスタ４へのデータの転送を開始する。そして
時点ｔ、でＦｉＲＡＭ １へのＣＰＵ ２からの演算処
理データの書き込みが終了することとなる。更にディス
プレイクロック信号ｄ＠が時点ｔ、で到来すると、シフ
トレジスタ４はディスプレイデータをディスプレイ装置
５に送出を開始する。同様な動作を順次繰り返し、ディ
スプレイクロックの２周期に１回の割り合いでディスプ
レイデータの書き込みを行なうものである。
このように本発明のデ、イスプレイデータの読み出し、
書き込み方式では、 ＲＡＭの次段にバッファレジスタ
を設けることにより、 ＲＡＭの内容な一旦、該バッフ
ァレジスタに保持できるため、その時点からＣＰＵから
ＲＡＭへの新良なデータの書き込みが開始でき、ディス
プレイ装置への表示の２周期に１鼓の割、り合いでデー
タ書き込みを行ない、 ＲＡＭとしてはパラレルデータ
８ビツトのアクセスタイムの遅いものを使用することが
できる。従って。
書き込み方式では、 ＲＡＭの次段にバッファレジスタ
を設けることにより、 ＲＡＭの内容な一旦、該バッフ
ァレジスタに保持できるため、その時点からＣＰＵから
ＲＡＭへの新良なデータの書き込みが開始でき、ディス
プレイ装置への表示の２周期に１鼓の割、り合いでデー
タ書き込みを行ない、 ＲＡＭとしてはパラレルデータ
８ビツトのアクセスタイムの遅いものを使用することが
できる。従って。
本発明の方式ではＲＡＭの容量を小さくできてコス“ト
の面で有利となる。。
の面で有利となる。。
第１同は、本発明方式の構成図、第２図は横軸を時間軸
とした各動作のチャートである。 １はＲＡＭ５２ｔｉＣＰＵ、 ５はバッファレジスタ。 ４＆ｔシフトレジスタ、５はディスプレイ装置。
とした各動作のチャートである。 １はＲＡＭ５２ｔｉＣＰＵ、 ５はバッファレジスタ。 ４＆ｔシフトレジスタ、５はディスプレイ装置。
Claims (1)
- マイクロコンビ具−夕のディスプレイ装置の制御回路に
おいて、ディスプレイデータをストアするＲＡＭの出力
にバッファレジスタとシフトレジスタを縦続的に設け、
ＲＡＭよりバッファレジスタへディスプレイデータを
順次転送すると同時Ｋ ＲＡＭに新たなディスプレイデ
ータを書き込み、複数回のディスプレイの周期内に、讐
回のディスプレイデータの書き込みを行なうことを特徴
とするディスプレイデータの読み出し・書き込み方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067721A JPS58184188A (ja) | 1982-04-22 | 1982-04-22 | デイスプレイデ−タの読み出し・書き込み方式 |
| DE8383302306T DE3380130D1 (en) | 1982-04-22 | 1983-04-22 | Method and apparatus for reading and writing display data |
| EP19830302306 EP0092995B1 (en) | 1982-04-22 | 1983-04-22 | Method and apparatus for reading and writing display data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067721A JPS58184188A (ja) | 1982-04-22 | 1982-04-22 | デイスプレイデ−タの読み出し・書き込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58184188A true JPS58184188A (ja) | 1983-10-27 |
Family
ID=13353100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57067721A Pending JPS58184188A (ja) | 1982-04-22 | 1982-04-22 | デイスプレイデ−タの読み出し・書き込み方式 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0092995B1 (ja) |
| JP (1) | JPS58184188A (ja) |
| DE (1) | DE3380130D1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3587458T2 (de) * | 1984-04-10 | 1994-03-24 | Ascii Corp | Videoanzeigesteuersystem. |
| JP2854867B2 (ja) * | 1987-09-14 | 1999-02-10 | ジーディーイー システムズ インコーポレイテッド | イメージ処理システム及び画素データ転送法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391533A (en) * | 1977-01-22 | 1978-08-11 | Hitachi Ltd | Time-division control system of refresh memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4094000A (en) * | 1976-12-16 | 1978-06-06 | Atex, Incorporated | Graphics display unit |
| HU180133B (en) * | 1980-05-07 | 1983-02-28 | Szamitastech Koord | Equipment for displaying and storing tv picture information by means of useiof a computer access memory |
| DE3026225C2 (de) * | 1980-07-10 | 1985-03-21 | Siemens AG, 1000 Berlin und 8000 München | Datensichtgerät |
-
1982
- 1982-04-22 JP JP57067721A patent/JPS58184188A/ja active Pending
-
1983
- 1983-04-22 EP EP19830302306 patent/EP0092995B1/en not_active Expired
- 1983-04-22 DE DE8383302306T patent/DE3380130D1/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391533A (en) * | 1977-01-22 | 1978-08-11 | Hitachi Ltd | Time-division control system of refresh memory |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3380130D1 (en) | 1989-08-03 |
| EP0092995B1 (en) | 1989-06-28 |
| EP0092995A2 (en) | 1983-11-02 |
| EP0092995A3 (en) | 1985-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6242228A (ja) | 表示情報処理システム | |
| JPS58184188A (ja) | デイスプレイデ−タの読み出し・書き込み方式 | |
| JPS6334795A (ja) | 半導体記憶装置 | |
| JPS6373323A (ja) | バツフアメモリ装置 | |
| JPS59101089A (ja) | メモリ回路 | |
| JPS6048828B2 (ja) | メモリアドレス方式 | |
| JPH04195355A (ja) | ダイレクトメモリアクセス装置 | |
| JPS60217387A (ja) | Ｃｒｔ表示装置 | |
| JPS59114655A (ja) | デ−タ転送装置 | |
| JPH0267665A (ja) | インタフェイス回路 | |
| JP2624155B2 (ja) | 表示用メモリ書き込みデータ制御回路 | |
| JPH0365727A (ja) | マイクロプログラム格納方式 | |
| JPS5946396B2 (ja) | 表示制御方式 | |
| JPH0343792A (ja) | 文字表示装置 | |
| JPH0457589A (ja) | 時分割スイッチメモリ書込装置 | |
| JPS61153730A (ja) | デ−タバツフア装置 | |
| JPH01112449A (ja) | 速度変換メモリ装置 | |
| JPS6249552A (ja) | Ｄｍａ装置 | |
| JPS61280194A (ja) | 保持メモリ制御方式 | |
| JPH04145747A (ja) | 並列信号処理回路 | |
| JPH02255988A (ja) | 画像メモリ | |
| JPS6154535A (ja) | 最大値最小値演算回路 | |
| JPH03149594A (ja) | 文字表示用ビデオｒａｍ装置 | |
| JPS61186988A (ja) | 縦横変換回路 | |
| JPS6325717A (ja) | デ−タ転送回路 |