JPH03149594A - 文字表示用ビデオｒａｍ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、文字表示用ビデオＲＡＭ装置における、ビデ
オＲＡＭから出力されるデータの保持機構に関する。

【従来技術］ 従来の文字表示用ビデオＲＡＭ装置においては、ビデオ
ＲＡＭの中には１文字当りに必要な情報（文字コードが
アルファベットや数字であれば１バイト、漢字なら２バ
イト、アトリビュートは１〜２バイト）がディスプレイ
に表示される文字数分だけ格納されていた。そして、文
字を表示するために、１文字当りに必要な情報がビデオ
ＲＡＭから読み出され、そのデータはキャラクタジェネ
レータを含むビデオ信号変換回路に送られる。ビデオＲ
ＡＭとしては、ダイナミックＲＡＭが用いられ、データ
の出力は、１ビットパスラインから為される。従って、
１個のビデオＲＡＭを用いて１文字分の情報を出力する
には、データ出力を多数回（１文字分の情報が４バイト
構成の場合３２回）行わなければならない。これに対し
、１文字当りの情報を読み出すのに許容される時間は、
１水平表示ラインにおける１文字の表示期間に相当し、
画面が高解像度になればなるほど短くなっていく。この
ためこの時間内に必要な情報をすべてビデオＲＡＭから
読み出すには、複数のＲＡＭから並列的にデータをとり
だせる構成が必要であった。

［発明が解決しようとする課題］ しかしながら、文字表示用のビデオＲＡＭシステムに必
要な容量は数にバイトからせいぜい数１０にバイトであ
り、複数のＲＡＭを並列的に設ける場合、１個当りのＲ
ＡＭ使用容量は１〜２にバは、現在の半導体製品の主流
からみて困難になりつつある。また逆に主流をなす大容
量のＲＡＭをやむを得ず用いた場合大半は未使用状態に
なり、しかもそれを並列処理のために複数個用いねばな
らないことはコストや基板実装上からみて大きな無駄と
なってしまうという問題点を有していた。

本発明は上述した問題点を解決するためになされたもの
であり、文字表示用ビデオＲＡＭ装置におけるメモリの
チップ数を少なくシ、実装基板面積を小さく抑えること
により安価で小さなンステム作りを支援することを目的
にしている。

［課題を解決するための手段］ この目的を達成するために本発明の文字表示用ビデオＲ
ＡＭ装置は、ビデオＲＡＭから出力される複数ビット単
位の情報を順次保持する複数個のラッチ手段と、そのラ
ッチ手段に保持されているそれぞれの情報を同一のタイ
ミングで出力させる制御手段とを備えている。

［作用］ 上記の構成を有する本発明の文字表示用ビデオＲＡＭ装
置によれば、ビデオＲＡＭは１文字単位の情報を複数ビ
ット単位に時分割して順次出力し、その情報をラッチ手
段が順次保持し、制御手段はラッチ手段に保持された情
報を同一のタイミングで出力させる。

［実施例］ 以下本発明を具体化したー実施例を図面を参照して説明
する。

最初に第２図を参照して基本的なテキストビデオＲＡＭ
装置全体の構成を説明すると、アドレスセレクタ１は、
ディスプレイへ表示するためのディスプレイコントロー
ラ２からのビデオＲＡＭのアドレス指定信号２ａと、Ｃ
ＰＵ３からのリード／ライトのためのアドレス指定信号
３ａを調停する選択器で、テキストビデオＲＡＭ１４に
アドレス１ａを与える。また、ＣＰＵ３は、テキストビ
デオＲＡＭ１４に対し制御信号３ｂを出力する。

テキストビデオＲＡＭ１４は文字及びアトリビュートの
コード情報を格納してお（ＲＡＭで文字コードデータ４
及びアトリビュートデータ（１）５を出力する。キャラ
クタジェネレータ６は文字コードデータ４に対応するフ
ォントデータを生成するメモリでフォントデータフを出
力する。パラレル−シリアル変換器８はフォントデータ
フをシリアルデータに変換するもので、ラッチ１０はシ
リアルデータ９とアトリビュートデータ（１）５を同期
化するものでアトリビュートデータ（２）１２を出力す
る。そして、シリアルデータ９とアトリビュートデータ
（２）１２をアトリビュート合成回路１１で合成し、ビ
デオ出力１３をディスプレイに送出する。

次に第１図を参照して本実施例の動作を説明する。第１
図は第２図の破線部であるビデオＲＡＭ回路の詳細な回
路図である。

テキストビデオＲＡＭ１４は、ランダムアクセスができ
るＲＡＭ部と読み出し専用のシリアルボート１６を内蔵
するデユアルポ−）ＲＡＭで、１文字当りの情報として
文字コード２バイト、アトリビュートコード（表示属性
制御コード）２バイトの計４バイトが１画面分（約２０
００文字）格納されている。このテキストビデオＲＡＭ
１４の入力端子に入力されるＣＰＵ３からの制御信号３
入力端子からのアドレス指定により、ＲＡＭ部の連続し
た文字情報の内容をシリアルボート１６に転送し、さら
にその内容をＳＣ信号１５に同期させて、シリアルボー
ト１６から送出する。シリアルボート１６からの出力は
、４ビットのパラレル出力であり、１文字の情報４バイ
ト（３２ビット）を得るためには８回の読み出しが、１
文字の映像、信号期間ＣＹＣＬＥ信号１７（ＳＣ信号１
５の１／８の周期）の１周期の時間内に必要であるが、
シリアルポート１６からの出力は高速でかつ連続的に行
え、短時間のうちに多くのデータを出力することができ
るため、これを可能にしている。８回の読み出しのうち
の７回の出力データは、ＣＰＵ３からの制御信号３ｂの
うちのＣＹＣＬＥ信号１７をシフトレジスタ１８でＳＣ
信号１５の１周期分ずつ遅延されたラッチ信号ＣＫＯ〜
ＣＫ６によって、４ビットフリップフロップＦ／ＦＯ〜
Ｆ／Ｆ６においてラッチされる。これら７回のデータは
ラッチタイミングが異なり、・全体で同時に１文字当り
の情報を保持している期間が短いため、さらに次段の８
ビットフリップフロップＦ／Ｆ　フ　　、〜Ｆ／Ｆ１０
によつて、８番目のデータ出力も含めてＣＹＣＬＥ信号
１７の立ち下がりでラッチされる。

これにより、Ｆ／Ｆ７，８に保持されていた１文字分の
文字コードデータ４と、Ｆ／Ｆ９，１０に保持されてい
たアトリビニードデータ５とが、第２図におけるキャラ
クタジェネレータ６及びラッチ１０にそれぞれ出力され
る。

本発明は以上詳述したデュアルボートメモリを用いた例
に限定されるものではなく、前記１文字の映像期間を示
すＣＹＣＬＥ信号の−周期内に、必要な単位当りの文字
情報を読み出せる高速なメモリデバイスであれば実施可
能である。

［発明の効果］ 以上詳述したことから明らかなように、本発明はビデオ
ＲＡＭから読み出す単位当りの文字情報を時分割にして
、そのデータを順次ラッチする複数のラッチ手段を持つ
ことにより、ビデオＲＡＭのデバイス数を減らし実装基
板面積を小さくしうるちので、従来の装置に比べ安価で
より小型のシステムを提供することができるものである
。

【図面の簡単な説明】

第１図及び第２図は本発明を具体化したー実施例を示す
ものであり、第１図はビデオＲＡＭ回路の回路図、第２
図はテキストビデオＲＡＭ装置の概略を示すブロック図
である。 図中、３はＣＰＵ、６はキャラク、タジエネレー夕、１
４はテキストビデオＲＡＭ％Ｆ／ＦＯ〜Ｆ／Ｆ１０はフ
リップフロップである。

Claims (1)

1. 【特許請求の範囲】 １、表示装置に表示される文字の情報を格納し、１文字
   単位の情報を複数ビット単位に時分割して順次出力可能
   なビデオＲＡＭと、 そのビデオＲＡＭからの複数ビット単位の情報を順次保
   持する複数個のラッチ手段と、 そのラッチ手段に保持されているそれぞれの情報を同一
   のタイミングで出力させる制御手段と、前記ラッチ手段
   から出力される情報を文字パターンに変換するキャラク
   タジェネレータと を備えた文字表示用ビデオＲＡＭ装置。