JPS6333712B2 - - Google Patents
Info
- Publication number
- JPS6333712B2 JPS6333712B2 JP56071703A JP7170381A JPS6333712B2 JP S6333712 B2 JPS6333712 B2 JP S6333712B2 JP 56071703 A JP56071703 A JP 56071703A JP 7170381 A JP7170381 A JP 7170381A JP S6333712 B2 JPS6333712 B2 JP S6333712B2
- Authority
- JP
- Japan
- Prior art keywords
- timing
- circuit
- display
- address
- screen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 13
- 102100029968 Calreticulin Human genes 0.000 description 20
- 238000010586 diagram Methods 0.000 description 10
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/18—Timing circuits for raster scan displays
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
本発明は、ラスタースキヤンCRT表示装置の
ための、基本信号（同期信号）や、表示位置に対
応する表示アドレスを発生するCRT制御回路を
有してCRTに表示される文字やグラフイツクと
対応する画面メモリを読み書きする処理回路
（CPU）を有する機器において、CRT制御回路の
動作クロツクや、CPUのクロツクや、画面メモ
リから表示のための表示データを読み出すタイミ
ングのクロツクや、表示データをパラレル−シリ
アル変換するためのクロツク等を発生するタイミ
ング発生回路に関する。
ための、基本信号（同期信号）や、表示位置に対
応する表示アドレスを発生するCRT制御回路を
有してCRTに表示される文字やグラフイツクと
対応する画面メモリを読み書きする処理回路
（CPU）を有する機器において、CRT制御回路の
動作クロツクや、CPUのクロツクや、画面メモ
リから表示のための表示データを読み出すタイミ
ングのクロツクや、表示データをパラレル−シリ
アル変換するためのクロツク等を発生するタイミ
ング発生回路に関する。
従来、第１図に示すような画面表示装置では、
一般に、第２図の様な基本動作タイミングで働い
ている。
一般に、第２図の様な基本動作タイミングで働い
ている。
まず第１図で、１は、装置の最大周波数を発生
する原発振回路、２は原発振回路１より得られる
原発振信号ａのタイミングで、装置全般の動作タ
イミングを作り出すタイミング発生回路、３は
CRTの画面上の位置と対応した表示アドレスを
発生し、CRT表示装置に、水平、垂直同期信号
を印加するCRT制御回路、４はCRT上に表示さ
れる文字に対応した表示データを記憶する画面メ
モリ、５は画面メモリ４を読み書きして文章の表
示などを行なう処理回路CPUである。６はCRT
制御回路３とCPU５から出力される表示アドレ
スｈとCPUアドレスｇをアドレス切替信号及び
RAS−ｉのタイミングで切替えて画面メモリ４
に印加するアドレス切替器である。
する原発振回路、２は原発振回路１より得られる
原発振信号ａのタイミングで、装置全般の動作タ
イミングを作り出すタイミング発生回路、３は
CRTの画面上の位置と対応した表示アドレスを
発生し、CRT表示装置に、水平、垂直同期信号
を印加するCRT制御回路、４はCRT上に表示さ
れる文字に対応した表示データを記憶する画面メ
モリ、５は画面メモリ４を読み書きして文章の表
示などを行なう処理回路CPUである。６はCRT
制御回路３とCPU５から出力される表示アドレ
スｈとCPUアドレスｇをアドレス切替信号及び
RAS−ｉのタイミングで切替えて画面メモリ４
に印加するアドレス切替器である。
７はラスタースキヤンCRT、８は画面メモリ
４より読み出される表示データを一時記憶するた
めのラツチ、９はラツチ８の出力信号（ラツチさ
れた表示データ）を画面上に文字として表示する
ための文字発生器（キヤラクタ・ジエネレータ）、
１０はキヤラクタ・ジエネレータ９の出力する変
換された表示データを、表示データ取り込みクロ
ツクのタイミングで変換された表示データをとり
こみ、シフトクロツクのタイミングでこのデータ
をシリアルデータに変換してビデオ信号を作るパ
ラレル−シリアル変換器である。さらに、１１は
CPU５が画面メモリ４を読み書きするときに
CPU５と画面メモリ４のデータバスを接続させ
るためのデータバツフアーブである。
４より読み出される表示データを一時記憶するた
めのラツチ、９はラツチ８の出力信号（ラツチさ
れた表示データ）を画面上に文字として表示する
ための文字発生器（キヤラクタ・ジエネレータ）、
１０はキヤラクタ・ジエネレータ９の出力する変
換された表示データを、表示データ取り込みクロ
ツクのタイミングで変換された表示データをとり
こみ、シフトクロツクのタイミングでこのデータ
をシリアルデータに変換してビデオ信号を作るパ
ラレル−シリアル変換器である。さらに、１１は
CPU５が画面メモリ４を読み書きするときに
CPU５と画面メモリ４のデータバスを接続させ
るためのデータバツフアーブである。
この構成にもとづく動作を第２図を参照して簡
単に説明する。第１図におけるCRT制御回路３
は、その出力する表示アドレスｈをアドレス切替
信号ｃの低レベル時、すなわち第２図のn2期間、
にアドレス切替器６を通して画面メモリ４に加え
る。
単に説明する。第１図におけるCRT制御回路３
は、その出力する表示アドレスｈをアドレス切替
信号ｃの低レベル時、すなわち第２図のn2期間、
にアドレス切替器６を通して画面メモリ４に加え
る。
ここで、画面メモリ４は安価なダイナミツクメ
モリを使用するとすれば、画面メモリ４にアドレ
スを印加するタイミングは第３図のごとく、
RASの負方向の変化時にアドレスを印加し、
CASの負方向の変化時にアドレスを印加す
ることにより、一定のアクセス時間Ｑ後に、印加
したアドレスに対応するデータを得るというもの
になる。
モリを使用するとすれば、画面メモリ４にアドレ
スを印加するタイミングは第３図のごとく、
RASの負方向の変化時にアドレスを印加し、
CASの負方向の変化時にアドレスを印加す
ることにより、一定のアクセス時間Ｑ後に、印加
したアドレスに対応するデータを得るというもの
になる。
表示アドレスｈは、T1のタイミングにア
ドレスを、又、T2のタイミングにCASアドレス
を印加できるよう、それぞれ、アドレス切替信号
Ｃ及び−ｉでアドレス切替器６を制御して、
画面メモリ４へ印加される。画面メモリ４は印加
されたアドレスに対応する表示データｋを出力す
る。ラツチ８は、T3のタイミングで表示データ
ｋをｌのように記憶して、つぎのラツチタイミン
グ１３′まで表示データｌをキヤラクタジエネレ
ータ９に印加する。キヤラクタ・ジエネレータ９
は印加された表示データｌをビツト変換して変換
データｍを出力する。パラレル−シリアル変換器
１０はこの変換データｍをT4のタイミングでと
りこみ、原発振信号ａのタイミングでパラレル−
シリアル変換して、CRT表示装置７へビデオ信
号として印加する。
ドレスを、又、T2のタイミングにCASアドレス
を印加できるよう、それぞれ、アドレス切替信号
Ｃ及び−ｉでアドレス切替器６を制御して、
画面メモリ４へ印加される。画面メモリ４は印加
されたアドレスに対応する表示データｋを出力す
る。ラツチ８は、T3のタイミングで表示データ
ｋをｌのように記憶して、つぎのラツチタイミン
グ１３′まで表示データｌをキヤラクタジエネレ
ータ９に印加する。キヤラクタ・ジエネレータ９
は印加された表示データｌをビツト変換して変換
データｍを出力する。パラレル−シリアル変換器
１０はこの変換データｍをT4のタイミングでと
りこみ、原発振信号ａのタイミングでパラレル−
シリアル変換して、CRT表示装置７へビデオ信
号として印加する。
一方、CPU５では、アドレス切替信号ｃが高
レベルの時にCRT制御回路３と同様のタイミン
グで画面メモリ４のデータを読み書きする。又、
CRT制御回路３は、CRT制御動作クロツクをカ
ウントして、画面上の表示位置に対応する場所の
表示アドレスを出力し、かつ、前記CRT表示装
置７へ、水平、垂直同期信号も印加する。
レベルの時にCRT制御回路３と同様のタイミン
グで画面メモリ４のデータを読み書きする。又、
CRT制御回路３は、CRT制御動作クロツクをカ
ウントして、画面上の表示位置に対応する場所の
表示アドレスを出力し、かつ、前記CRT表示装
置７へ、水平、垂直同期信号も印加する。
ここで、本発明に関するタイミング発生回路２
は、以上の動作の基本タイミングとなつているア
ドレス切替信号ｃ、表示データ取り込みクロツク
ｂ、ラツチクロツクｄ、CPUクロツクｅ、
CRTC動作クロツクｆ、、信号などを
発生させる。
は、以上の動作の基本タイミングとなつているア
ドレス切替信号ｃ、表示データ取り込みクロツク
ｂ、ラツチクロツクｄ、CPUクロツクｅ、
CRTC動作クロツクｆ、、信号などを
発生させる。
以上の動作により、ラスタースキヤンCRT表
示装置７をドライブしている。
示装置７をドライブしている。
本発明は、このような第１図の構成の如き表示
装置におけるタイミング発生回路に関する。
装置におけるタイミング発生回路に関する。
第４図にこのタイミング発生回路２の従来例を
示す。同図で２−１はバイナリ−カウンタ、２−
２〜２−６はインバータ、２−７，２−８は
ANDゲート、２−９はORゲートである。
示す。同図で２−１はバイナリ−カウンタ、２−
２〜２−６はインバータ、２−７，２−８は
ANDゲート、２−９はORゲートである。
この構成による動作を第５図のタイミング図を
用いて説明する。
用いて説明する。
まず、第４図のカウンタ２−１により原発振信
号ａを分周して、分周出力QA〜QD及びCARRY
出力を第４図のQA〜QD、CARRYのごとくする。
すると、必要とするタイミング(i)のブール
代数は、 ＝ｉ＝B・C・D＋B・C・QD＝B・C
……(1) 同様に、(j)は ＝＋A・B・C・D ＋A・QB・C・QD＝＋A・QB・C
……(2) CPUクロツクｅ及びアドレス切替信号ｃは、 ｃ＝ｅ＝D ……(3) CRT制御回路動作クロツクｆは、 ｆ＝QD ……(4) 表示データ取り込みクロツクｂは ｂ＝ ……(5) となる。
号ａを分周して、分周出力QA〜QD及びCARRY
出力を第４図のQA〜QD、CARRYのごとくする。
すると、必要とするタイミング(i)のブール
代数は、 ＝ｉ＝B・C・D＋B・C・QD＝B・C
……(1) 同様に、(j)は ＝＋A・B・C・D ＋A・QB・C・QD＝＋A・QB・C
……(2) CPUクロツクｅ及びアドレス切替信号ｃは、 ｃ＝ｅ＝D ……(3) CRT制御回路動作クロツクｆは、 ｆ＝QD ……(4) 表示データ取り込みクロツクｂは ｂ＝ ……(5) となる。
このブール代数をゲートにおきかえたものが第
４図の論理回路である。
４図の論理回路である。
ところが、この論理回路では次のような問題点
がある。
がある。
(1) ANDゲート２−７の３つの入力ではカウン
タ２−１の出力信号からのゲートの段数が異る
ため、出力中にハザード（第５図ｉ）が
おこつてしまうため、カウンタ２−１のQB出
力とANDゲート２−７の入力との間にダミー
のゲートを挿入する必要があるなど、細かなゲ
ートの遅延時間の検討が必要であること。
タ２−１の出力信号からのゲートの段数が異る
ため、出力中にハザード（第５図ｉ）が
おこつてしまうため、カウンタ２−１のQB出
力とANDゲート２−７の入力との間にダミー
のゲートを挿入する必要があるなど、細かなゲ
ートの遅延時間の検討が必要であること。
(2) ゲート類でタイミング回路が組んであるた
め、タイミング変更をするのには、再度、ブー
ル代数の段階へもどり、パターン変更が必要と
なるなど、タイミングの変更が困難である。
め、タイミング変更をするのには、再度、ブー
ル代数の段階へもどり、パターン変更が必要と
なるなど、タイミングの変更が困難である。
そこで、本発明は、これらの従来欠点を解消す
ることを目的とするためのものである。
ることを目的とするためのものである。
第６図に本発明のタイミング発生回路の一実施
例を示す。同図において、２−１はカウンタ、２
−１０はリードオンリーメモリ（ROM）、２−
１１はラツチである。
例を示す。同図において、２−１はカウンタ、２
−１０はリードオンリーメモリ（ROM）、２−
１１はラツチである。
この構成における動作を、第７図のタイミング
図を参照して説明する。第６図で、カウンタ２−
１は原発振信号ａを分周して分周出力QA〜QDを
ROM２−１０のアドレス入力端子A1〜A4に印加
する。このROM２−１０は、入力されたアドレ
スA1〜A4に対応するデータO1〜O8を出力する。
ラツチ２−１１はこの出力データO1〜O8を原発
振信号ａのタイミングで記憶し、出力端子Q1〜
Q8に出力する。
図を参照して説明する。第６図で、カウンタ２−
１は原発振信号ａを分周して分周出力QA〜QDを
ROM２−１０のアドレス入力端子A1〜A4に印加
する。このROM２−１０は、入力されたアドレ
スA1〜A4に対応するデータO1〜O8を出力する。
ラツチ２−１１はこの出力データO1〜O8を原発
振信号ａのタイミングで記憶し、出力端子Q1〜
Q8に出力する。
この回路では第７図のそれぞれの所望のタイミ
ング信号(i)〜表示データ取りこみクロツク
ｂを得るのには第８図のようなデータをROM２
−１０に書き込んであればよいことがわかる。同
図で、データを１アドレス分だけ早めに出してい
るのは、第６図のラツチ２−１１で１クロツク分
おくれるためである。又、第６図のスイツチSW
−１は、ROM２−１０のアドレスＡ５の論理レ
ベルを変化させ第７図のタイミングを瞬時に切替
えるためのものである。
ング信号(i)〜表示データ取りこみクロツク
ｂを得るのには第８図のようなデータをROM２
−１０に書き込んであればよいことがわかる。同
図で、データを１アドレス分だけ早めに出してい
るのは、第６図のラツチ２−１１で１クロツク分
おくれるためである。又、第６図のスイツチSW
−１は、ROM２−１０のアドレスＡ５の論理レ
ベルを変化させ第７図のタイミングを瞬時に切替
えるためのものである。
このような第６図の構成では、ゲートの段数の
検討や、論理式でのゲート組み合わせの検討の必
要もないばかりでなく、回路の変更なしで、タイ
ミングを自由に変更することができる利点を備え
ている。そのため、ちがつたタイミングの回路の
ために、別の基板などが不必要となり開発期間の
短縮や、パターン上のひき回しによるゲート遅延
の問題もほとんどない長所がある。さらに、
ROM RAMにおきかえれば、ソフトウエアで書
きかえなどを行うことによりタイミングを、ソフ
トウエアで自由に変えることができる利点があ
る。さらに、ラツチはROMの出力データのハザ
ード防止用のものであるが、記憶機能を有するメ
モリや、Ｊ−Ｋフリツプフロツプ、Ｒ−Ｓフリツ
プフロツプなどでもおきかえ可能である。
検討や、論理式でのゲート組み合わせの検討の必
要もないばかりでなく、回路の変更なしで、タイ
ミングを自由に変更することができる利点を備え
ている。そのため、ちがつたタイミングの回路の
ために、別の基板などが不必要となり開発期間の
短縮や、パターン上のひき回しによるゲート遅延
の問題もほとんどない長所がある。さらに、
ROM RAMにおきかえれば、ソフトウエアで書
きかえなどを行うことによりタイミングを、ソフ
トウエアで自由に変えることができる利点があ
る。さらに、ラツチはROMの出力データのハザ
ード防止用のものであるが、記憶機能を有するメ
モリや、Ｊ−Ｋフリツプフロツプ、Ｒ−Ｓフリツ
プフロツプなどでもおきかえ可能である。
また、このROMは、低速の原発振の場合は
MOS−EPROMなどが使用でき、また原発振が
20MHzぐらいの高速の原発振の場合は、バイポー
ラROMなどが使用できる。
MOS−EPROMなどが使用でき、また原発振が
20MHzぐらいの高速の原発振の場合は、バイポー
ラROMなどが使用できる。
さらに、タイミング切替用のスイツチを付ける
ことにより、複数のタイミングを瞬時に切り換え
て使用できる利点もある。
ことにより、複数のタイミングを瞬時に切り換え
て使用できる利点もある。
第１図はラスタースキヤンCRT表示装置の全
体のブロツク図、第２図は第１図の装置のタイミ
ング図、第３図は用いるダイナミツクメモリのタ
イミング図、第４図は従来のタイミング発生回路
の回路図、第５図は第４図の回路のタイミング
図、第６図は本発明の一実施例におけるタイミン
グ発生回路の回路図、第７図は第６図の回路のタ
イミング図、第８図は第７図のタイミングの時の
ROMのデータ例を示す図である。 ２−１……カウンタ、２−１０……ROM、２
−１１……ラツチ。
体のブロツク図、第２図は第１図の装置のタイミ
ング図、第３図は用いるダイナミツクメモリのタ
イミング図、第４図は従来のタイミング発生回路
の回路図、第５図は第４図の回路のタイミング
図、第６図は本発明の一実施例におけるタイミン
グ発生回路の回路図、第７図は第６図の回路のタ
イミング図、第８図は第７図のタイミングの時の
ROMのデータ例を示す図である。 ２−１……カウンタ、２−１０……ROM、２
−１１……ラツチ。
Claims (1)
- １ ラスタースキヤンCRT表示装置に同期信号
を印加して画面の位置に対応する表示アドレスを
画面メモリに印加する回路を有し、前記CRT表
示装置に表示される文字やグラフイツクに対応す
る前記画面メモリを制御する処理回路を有する機
器における前記CRT制御回路の動作クロツクや、
前記処理回路のクロツク、および前記画面メモリ
から表示のための表示データを読み出すタイミン
グの制御信号等を発生するタイミング発生回路に
おいて、原発振信号を分周するカウンタを設け、
前記カウンタの分周出力を第１の記憶装置のアド
レス端子に接続し、前記第１の記憶装置のデータ
出力端を前記原発振信号及びその分周のタイミン
グで、ラツチする第２の記憶装置の入力端子に接
続し、前記第２の記憶装置の出力を前記タイミン
グ信号としたことを特徴とするタイミング発生回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56071703A JPS57186794A (en) | 1981-05-13 | 1981-05-13 | Timing generation circuit |
| US06/374,775 US4546350A (en) | 1981-05-13 | 1982-05-04 | Display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56071703A JPS57186794A (en) | 1981-05-13 | 1981-05-13 | Timing generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57186794A JPS57186794A (en) | 1982-11-17 |
| JPS6333712B2 true JPS6333712B2 (ja) | 1988-07-06 |
Family
ID=13468157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56071703A Granted JPS57186794A (en) | 1981-05-13 | 1981-05-13 | Timing generation circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4546350A (ja) |
| JP (1) | JPS57186794A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6125184A (ja) * | 1984-07-13 | 1986-02-04 | 株式会社 アスキ− | 表示制御装置 |
| US4695838A (en) * | 1985-04-30 | 1987-09-22 | International Business Machines Corporation | Plasma panel display selectively updatable on pel line basis |
| US4860251A (en) * | 1986-11-17 | 1989-08-22 | Sun Microsystems, Inc. | Vertical blanking status flag indicator system |
| US4908842A (en) * | 1989-02-14 | 1990-03-13 | Galen Collins | Flash synchronized gated sample clock generator |
| US5652912A (en) * | 1990-11-28 | 1997-07-29 | Martin Marietta Corporation | Versatile memory controller chip for concurrent input/output operations |
| US5229758A (en) * | 1991-09-05 | 1993-07-20 | Acer Incorporated | Display device controller and method |
| US5844574A (en) * | 1995-05-22 | 1998-12-01 | Umax Data Systems, Inc. | System for enabling a CPU and an image processor to synchronously access a RAM |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4012592A (en) * | 1975-05-09 | 1977-03-15 | Sanders Associates, Inc. | AC line triggered refreshing of CRT displays |
| US4087808A (en) * | 1975-10-15 | 1978-05-02 | Vega Servo Control, Inc. | Display monitor for computer numerical control systems |
| JPS52105734A (en) * | 1976-03-01 | 1977-09-05 | Canon Inc | Signal coverter |
| US4430649A (en) * | 1978-07-21 | 1984-02-07 | Radio Shack | Video processing system |
-
1981
- 1981-05-13 JP JP56071703A patent/JPS57186794A/ja active Granted
-
1982
- 1982-05-04 US US06/374,775 patent/US4546350A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57186794A (en) | 1982-11-17 |
| US4546350A (en) | 1985-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2134447C1 (ru) | Устройство пересылки данных и видеоигровое устройство, в котором оно используется | |
| JPS6333712B2 (ja) | ||
| US5270696A (en) | LCD driver circuit | |
| US4556879A (en) | Video display apparatus | |
| JPS6345545B2 (ja) | ||
| JPS6398693A (ja) | デイジタル表示システム | |
| JPS5927624A (ja) | 論理変更可能な集積回路 | |
| JPS63131176A (ja) | 画像表示装置 | |
| US4707690A (en) | Video display control method and apparatus having video data storage | |
| JPS603198B2 (ja) | 並列同期型タイミング発生装置 | |
| KR100206580B1 (ko) | 액정 표시 장치의 4분주 데이타를 위한 메모리 장치 | |
| JPS6111803Y2 (ja) | ||
| KR940004741B1 (ko) | 칼라 해상도 그래픽장치 | |
| JP3286486B2 (ja) | 表示装置の駆動回路 | |
| JPH087547B2 (ja) | 表示メモリアドレス装置 | |
| KR950005229B1 (ko) | 그래픽 모드의 택스트 생성을 위한 실제 어드레스 발생기 | |
| JP2909114B2 (ja) | 画像信号処理回路 | |
| JPS604978A (ja) | 表示制御装置 | |
| JPS62153893A (ja) | 文字図形表示装置 | |
| KR920005294B1 (ko) | 듀얼포트 메모리 소자의 칩인에이블신호 제어회로 | |
| JPH0717011Y2 (ja) | 波形表示装置 | |
| JPS61105587A (ja) | Ｃｒｔ制御装置 | |
| JPS6153736B2 (ja) | ||
| JPS58143378A (ja) | Ｃｒｔ上における表示文字拡大制御方式 | |
| JPS6129885A (ja) | 表示メモリのアクセス信号発生装置 |